Site Sponsors
  • Strem Chemicals - Nanomaterials for R&D
  • Park Systems - Manufacturer of a complete range of AFM solutions
  • Oxford Instruments Nanoanalysis - X-Max Large Area Analytical EDS SDD
Posted in | Nanoelectronics

Cadence lancerer ny 32, 28-nanometer Silicon Realization reference Flow

Published on January 18, 2011 at 2:57 AM

Cadence Design Systems, Inc. (NASDAQ: CDNS), en leder i globale elektroniske design innovation, i dag indført en kvalificeret 32/28-nanometer henvisning flow målrette fælles Platform ™-teknologi.

Cadence ® tæt samarbejde med medlemmer af den fælles platform alliancen - IBM, GlobalFoundries, og Samsung Electronics - at udvikle en omfattende flow fra RTL syntese til GDSII signoff for de avancerede node, energibesparende high-k metal gate (HKMG) proces teknologi.

Denne nye Silicon Realisering henvisning flow for den fælles platform alliance er bygget op omkring Cadence end-to-end Encounter ® flow, herunder Encounter RTL Compiler, Encounter Test, Encounter Conformal, de Encounter Digital gennemførelsessystem, Litho Fysisk Analyzer, QRC Extractor, Encounter Timing System, og Encounter Power System. Det blev valideret ved hjælp af 32/28-nanometer ARM ® energibesparende fysiske biblioteker, og beskæftiger den fælles Power Format (CPF)-aktiverede Cadence Low-Power Solution for at bevare magten hensigt gennem hele designprocessen.

"Vi arbejdede tæt sammen med Cadence at forfølge et optimalt design flow, som giver vores fælles kunder til at skabe differentierede produkter i 32/28-nanometer teknologi," siger Gary Patton, vicedirektør, IBM Semiconductor Research og Development Center, på vegne af den fælles platform alliance. "Cadence Silicon Realisering udbud af et fuldt optimeret end-to-end design flow målrettet til den fælles platform 32/28-nanometer high-k metal gate-teknologien markerer vores fælles engagement i kundernes succes."

Flowet rummer nøglen støberi-valideret teknologier, herunder fysisk klar syntese, store hurtige design udforskning og fysiske prototyper, avancerede timing og signal integritet samtidig optimering med multi-mode og multi-hjørnet analyse og optimering, context-aware placering, avanceret OCV -aware ur træ syntese, offset-aware routing, og in-design signoff analyse for timing og magt. Desuden er sideløbende design til produktion (in-design DFM) teknologi aktiveret på efterspørgsel til at sikre forarbejdningsevnen ved 32 og 28 nanometer. Den Cadence Silicon Realization referencestrøm er fuldt optimeret til at levere store strømbesparelser med højeste kvalitet på alle punkter, og tilbyder time-to-market fordele for innovative elektroniske designs målrettet til den fælles platform alliancens 32 / 28-nanometer-processen.

Den nyligt annoncerede Silicon Realization flow er den seneste Kadence tilbyde støtte EDA360 vision, som blandt andet opfordrer til, at hele industrien samarbejde om at takle udfordringerne i nutidens komplekse designs.

"Vores tætte samarbejde med den fælles platform partnere samler silicium gennemprøvede værktøjer, end-to-end strømme og metoder, som en hjælp til avanceret designere søger at opnå bedre forudsigelighed i design konvergens, overlegen kvalitet af silicium og højere design produktivitet," siger Chi-Ping Hsu, senior vice president, forskning og udvikling, Silicon Realisering Group på Cadence. "Det tætte samarbejde mellem Kadence og den fælles platform alliancen på avanceret node, low-power designløsninger til Silicon Realisering giver designere en hurtig vej til silicium succes."

Løsninger til 32/28-nanometer teknologi og andre avancerede innovationer vil blive præsenteret på den fælles platform Technology Forum on 18 januar 2011 i Santa Clara Convention Center.

Kilde: http://www.cadence.com/

Last Update: 3. October 2011 10:28

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit