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Cadence stellt neue 32, 28-Nanometer-Silicon Realisierung Referenz-Flow

Published on January 18, 2011 at 2:57 AM

Cadence Design Systems, Inc. (NASDAQ: CDNS), ein weltweit führender Anbieter von elektronischen Design-Innovationen, stellte heute eine qualifizierte 32/28-nanometer Referenz-Flow-Targeting Common Platform ™-Technologie.

Cadence ® in enger Zusammenarbeit mit Mitgliedern der Common Platform Alliance - IBM, GLOBALFOUNDRIES, und Samsung Electronics - eine umfassende Flow aus der RTL-Synthese zu GDSII signoff für den fortgeschrittenen Knoten, Low-Power-High-k Metal Gate (HKMG)-Verfahren zu entwickeln -Technologie.

Dieser neue Silicon Realisierung Referenz-Flow für die Common Platform Alliance rund um die Cadence End-to-End-Encounter ® flow, darunter Encounter RTL Compiler gebaut, Encounter Test, Encounter Conformal, der Encounter Digital Implementation System, Litho Physical Analyzer, QRC Extractor, Encounter Timing System, und Encounter Power System. Es wurde validiert mit den 32/28-nanometer ARM ® Low-Power-physischen Bibliotheken und nutzt die Common Power Format (CPF)-fähigen Cadence Low-Power-Lösung an die Macht Absicht während des gesamten Konstruktionsprozesses zu halten.

"Wir haben eng mit Cadence, um eine optimale Design-Flow, dass unsere gemeinsamen Kunden ermöglicht, differenzierte Produkte in 32/28-nanometer Technologie erstellen zu verfolgen", sagte Gary Patton, Vice President, IBM Semiconductor Research and Development Center, im Namen der Common Platform Allianz. "Cadence Silicon Realisierung bietet eine voll optimierte End-to-end Design-Flow gezielt auf die Common Platform 32/28-nanometer High-k Metal-Gate-Technologie stellt unser gemeinsames Engagement für den Erfolg unserer Kunden."

Die Strömung umfasst wichtige Gießerei-validierten Technologien, darunter physikalische Synthese, groß angelegten schnellen Design-Exploration und physischer Prototypen, erweiterte Timing und Signalintegrität gleichzeitige Optimierung mit Multi-Mode und Multi-Ecke Analyse und Optimierung, kontextsensitive Platzierung, erweiterte OCV -aware Clock-Tree-Synthese, Litho-aware Routing und in-design signoff Analyse für Timing-und Power. Darüber hinaus wird die gleichzeitige (Design for Manufacturing in-design DFM)-Technologie bei Bedarf aktiviert werden, damit der Herstellbarkeit zu 32 und 28 Nanometern zu gewährleisten. Die Cadence Silicon Realisierung Referenz-Flow ist vollständig optimiert, um erhebliche Energieeinsparungen mit höchster Qualität in allen Punkten zu liefern, und bietet die Time-to-Market-Vorteile für innovative Elektronik-Designs gezielt auf die Common Platform Alliance 32/28-Nanometer-Prozess.

Die vor kurzem angekündigt, Silicon Realisierung flow ist die neueste Cadence bietet die Unterstützung der EDA360 Vision, die unter anderem fordert branchenweite Zusammenarbeit, um den Herausforderungen der heutigen komplexen Designs Adresse.

"Unsere enge Zusammenarbeit mit der Common Platform Partner bringt Silizium-erprobte Werkzeuge, End-to-End-Flows und Methoden als Hilfsmittel für fortgeschrittene Designer suchen, um eine bessere Planbarkeit im Design Konvergenz, überlegene Qualität von Silizium und höhere Design-Produktivität erreichen", sagte Chi-Ping Hsu, Senior Vice President, Forschung und Entwicklung, Silicon Realization Group bei Cadence. "Die enge Zusammenarbeit zwischen Cadence und der Common Platform Alliance auf erweiterte Knoten, gibt Low-Power-Design-Lösungen für Silicon Realisierung Designern einen schnellen Weg zu Silizium Erfolg."

Lösungen für 32/28-nanometer Technologie und anderen hoch entwickelten Innovationen werden auf der Common Platform Technology Forum am 18. Januar 2011 in Santa Clara Convention Center präsentiert.

Quelle: http://www.cadence.com/

Last Update: 19. October 2011 23:16

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