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Posted in | Nanoelectronics

Cadence公司推出新的32,28納米矽實現參考流​​程

Published on January 18, 2011 at 2:57 AM

Cadence設計系統公司(納斯達克股票代碼:CDNS),在全球電子設計創新的領導者,今天宣布推出一個合格的32/28-nanometer參考流針對通用平台™技術。

Cadence公司®密切合作,與通用平台聯盟成員 - IBM公司,GLOBALFOUNDRIES公司,三星電子 - 制定一個全面的流量從 RTL綜合先進節點到GDSII的簽收,低功耗高- K金屬柵極(HKMG)工藝技術。

通用平台聯盟這種新的芯片實現參考流​​程是Cadence的終端到終端的遭遇®流量,包括遇到的RTL編譯器周圍建成,遇到測試,遇到形,Encounter數字實現系統,光刻物理分析器的QRC提取,遭遇計時系統,以及Encounter電力系統。這是使用的32/28-nanometer ARM ®低功耗的物理庫驗證,並採用通用功率格式(CPF)啟用 Cadence低功耗解決方案,保持整個設計過程中的權力意圖。

“我們與 Cadence的合作,密切合作,以追求最佳的設計流程,使我們共同的客戶創造差異化的產品,在32/28-nanometer技術,”加里說巴頓,副總裁,IBM半導體研究與發展中心,代表通用平台聯盟。 “Cadence的矽實現提供全面優化端至端設計有針對性的高- k金屬柵極技術的通用平台32/28-nanometer流,標誌著我們的客戶成功的共同承諾。”

流量包括關鍵代工驗證技術,包括知道身體的合成,大規模快速設計勘探和物理樣機,先進的時序和信號完整性的並行優化多模式,多角落的分析和優化,上下文感知的位置,先進的OCV感知的時鐘樹綜合,岩石圈感知路由,並在設計的時序和功率簽收分析。此外,啟用並發面向製造的設計(設計 DFM)的技術需求,以確保在32和28納米的製造。 Cadence的矽實現參考流​​程是完全優化,能夠對所有罪狀最高品質的顯著降低功耗,並提供有針對性的通用平台聯盟的第32 / 28納米工藝的創新電子設計的時間,市場的優勢。

最近公佈的矽實現流程是Cadence公司提供的最新支持EDA360的視野,其中,除其他外,呼籲全行業的合作,以解決當今複雜的設計挑戰。

“我們與通用平台合作夥伴的密切合作,匯集了矽驗證的工具,最終到終端的流動和方法作為輔助尋求實現更好的可預測的設計收斂,矽卓越的品質和更高的設計效率的先進設計師,說:”徐季平,高級副總裁,研究與發展,在Cadence的矽實現集團。 “Cadence和先進節點的通用平台聯盟之間的密切合作,矽實現低功耗設計解決方案為設計人員提供了一個矽成功的快車道。”

在通用平台技術論壇 32/28-nanometer技術和其他先進的創新的解決方案將提交2011年1月18日在Santa Clara會議中心。

來源: http://www.cadence.com/

Last Update: 3. October 2011 12:11

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