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Cadence的進展千兆門的設計,新的數字 28納米流千兆赫的SoC

Published on February 1, 2011 at 6:05 AM

Cadence設計系統公司(納斯達克股票代碼:CDNS),在全球電子設計創新的領導者,今天giga-gate/gigahertz系統芯片(SoC)的設計,在28納米,先進與成熟的數字終端到終端的流量產生性能和市場優勢。

Cadence的矽實現方法的帶動下,新的遭遇為基礎的流動提供一個更快,更確定的道路,努力實現通過技術集成和顯著的核心架構和算法的改進在一個統一的設計,實施和驗證流程giga-gate/gigahertz矽。工作與 Cadence的模擬 /混合信號和矽 /封裝協同設計域,新的數字 28納米流無縫使設計師來考慮了整個芯片的流整體來驅動高性能,低的功耗,混合信號的突破,甚至3D - IC設計 - 為基礎的流動性和多媒體 SoC的成功的關鍵因素。

這一新的流程,立即可用,支持Cadence的矽實現方法,通過其獨特的和普遍的設計意圖,抽象,和從 RTL到GDSII的銜接重點,然後通過對包裝。矽的實現是一個 EDA360願景的關鍵要素。

“二十八個納米工藝技術,既是一個巨大的機會和挑戰設計師的功耗,性能和面積優勢再加上過程中的變化和新的生產效果,如挑戰,的,”阿爾貝說,在全球設計和開發總監李創意電子公司。 “我們使用Cadence數字到年底我們的第一個 28納米的設計流量,因為 Cadence的承諾 giga-gates/gigahertz設計能力和先進的技術節點,我們需要為我們的客戶服務。使用Cadence數字終端到高端流,我們不僅能處理複雜的路由,多變性和製造 28納米設計要求,而且還解決 100萬門的設計在一個合理的設計週期時間,最終的結果是更高的生產率和更好的進度可預測性我們交付給我們的客戶。“

消除的複雜性和先進的工藝節點之間需要權衡,新的流程優化在28納米的複雜的設計,提供了先進的SoC發展的路徑,實現更小的幾何尺寸的成本效益。流的性能的關鍵是一個統一的數字化設計,實施和驗證的基礎上的意圖,抽象和銜接。

功能,提高統一意向包括:

  • 完整的,經過矽驗證的28 - nanomter設計規則的意圖(電氣,物理,DFM)的早期,前期的權衡分析,並在路由運行時通過智能通過和引腳密度優化提高一倍
  • 早期時鐘拓撲意圖捕捉和規劃,智能優化整個設計的時鐘門控和平衡的時鐘樹合成過程中使用的物理信息

提高抽象的特點,包括:

  • 突破性的數據抽象技術,使整個邏輯塊,簡單,準確地為藍本,並優化的邏輯和物理領域 GIGA門的可擴展性和設計生產力,
  • 支持層次低功耗和基於 OpenAccess的混合信號的快速/詳細抽象快速整合,使IP和先進的SoC

通過這樣的功能,實現更快的收斂:

  • 一個物理意識的前面罩功能生態的能力,它可以自動很難實現功能的ECO,提供更快的收斂速度,並大大縮短了設計週期。
  • 一個突破性的體系結構設計先進的分析,提供高效的設計融合在設計流程超快速的一步的信號完整性和時序分析封閉
  • 精確的全混合信號靜態時序分析和時序驅動的優化,以減少模擬和數字設計團隊之間的迭代

而新的完全集成的3D - IC,具有統一的意圖,抽象和銜接,跨越數字化,全定制和包裝設計能力,現在能夠優化性能,尺寸,成本和功率。

的高級主管,矽實現產品營銷 Desharnais,“戴維說,”28納米設計的複雜性,再加上需要支持複雜 giga-gate/gigahertz的要求,需要一個綜合的最終結束流。 “我們獨特的矽實現方法允許我們的客戶,以推動其SoC設計到新的水平傳遞的多媒體,通信和計算應用的最高性能的矽。我們全面的28納米數字矽實現流今天的宣布繼續朝著實現我們的推EDA360願景。“

的邂逅基於矽實現數字終端到結束流包括如遇到RTL編譯器技術,Encounter數字實現系統,遇到適形技術,遭遇測試,Encounter時序系統,Cadence的QRC提取,遇到電力系統和Encounter DFM技術。

來源: http://www.cadence.com/

Last Update: 7. October 2011 07:05

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