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富士通半導體採用 Cadence的DFM技術複雜的ASIC設計

Published on September 21, 2011 at 5:52 AM

由Cameron灣仔

富士通半導體擁有標準化的設計,製造性設計(DFM)技術,Cadence設計系統,其28納米的ASIC和片上系統(SOC)混合信號設計。

Cadence的“設計”的技術的部署將有助於富士通,以確保可預測性,產量高,矽實現其新的芯片,以達到更快的路徑。新一代芯片將成為富士通先進的消費電子產品的核心組件。

Cadence的矽實現數字和模擬設計流量提供設計技術,在遇到數字和Virtuoso定制/模擬流動 DFM。

富士通半導體系統 LSI技術和設計平台開發部主任,池田浩指出,Cadence的DFM技術已被選定後,各廠商的廣泛評估。在DFM技術將幫助管理其28納米效應的複雜性,高品質的矽和更快的周轉時間,他說。他補充說,到Cadence的Encounter和炫技流的集成將允許簡單的通過。

已經選擇 Cadence的岩性電分析儀,Cadence的中醫預測和Cadence光刻物理分析器是由富士通半導體公司,其設計可變性 SoC和ASIC設計的優化和物理簽收。岩性機電儀可以幫助識別和優化效果變性佈局依賴庫。 Cadence的CMP預測的能力,通過廣泛的模擬,在製造過程中的地形變化檢測。該 Cadence光刻物理分析器能夠利用提供接近線性的可擴展性的基礎算法快速矽銜接。這些 Cadence的技術將使富士通半導體確保其設計滿足所需的性能指標。

來源: http://www.cadence.com/

Last Update: 8. October 2011 18:32

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