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調査は 20 そして 28 の nm プロセスノードのための FD-SOI の技術の利点を示します

Published on December 13, 2011 at 1:38 AM

カメロンシェ著

GLOBALFOUNDRIES によって遂行される接合箇所の研究に従ってアーム。 大きさケイ素の基板で製造される CMOS 装置と比較されたとき十分に減らされたシリコン・オン・インシュレータ (FD-SOI) プロセスを使用して 28 の nm チップを作り出すための IBM、 STMicroelectronics および他の主要な半導体の会社は、 FD-SOI の基板で構築される平面の半導体デバイス重要なパフォーマンスおよび力の利点を提供することができます。

調査結果はまた FD-SOI 装置のパフォーマンスが最も早いので 20 そして 28 の nm の加工技術ノードの FinFET 装置によって保証されるパフォーマンスに一致させることができることを確認しました。 28 nm ノードで DDR3 メモリコントローラおよびアームコアを構成する複雑な回路のケイ素目盛りを付けられたシミュレーションのデモンストレーションでは FD-SOI の技術は電源の低下の間にバルク CMOS の技術上の優秀なパフォーマンスを提供しました。

FD-SOI の技術はそれを低電力技術によって達成することができるより漏出力およびダイナミックな力で漏れやすい一般目的の技術のそれと、同等の最適化されたパフォーマンスをより少し提供します。 0.6 ボルトの 28 nm FD-SOI 回路のクリティカルパスは速く 2 つのフォールド一般目的の技術のそれより速い低電力技術および 50% のそれよりでした。

FD-SOI の技術は等しいターゲット頻度を達成するのに低い電力の供給の利用によって 40% をより少ない力消費します。 それは低い電力の供給で SRAMS のようなデジタル装置のすべてのデザインの操作を可能にします。 技術はまた 20 の nm ノードシミュレーションでこれらの利点を確認しました。

安定した総力で設計最適化の努力に基づいて、 FD-SOI の技術の最適化されたパフォーマンスは特にシステムチップのために設計されているバルク技術のそれより高い 12% から 30% であり (SOC)。 それは一貫した最適の動作周波数で 22% から 40% をより少ない力消費し、低電力パフォーマンスは 65% 高められました。 オラシオ Mendez、 SOI の企業の借款団の常務取締役は平面デザインを収容すること機能による FinFET と比較されたとき FD-SOI がまた最小の生産の危険を提供することを示しました。

ソース: http://www.soiconsortium.org

Last Update: 12. January 2012 14:31

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