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Synopsys Lance la Solution de Test de Mémoire pour des Designs de 20-Nanometer SoC

Published on November 7, 2012 at 4:30 AM

Synopsys, Inc. (Nasdaq : SNPS), global amorce en fournissant logiciel, l'IP et les services employés pour accélérer l'innovation dans les puces et des systèmes électroniques, a aujourd'hui annoncé une release neuve de sa Mémoire System® d'ÉTOILE de DesignWare®, d'un test robotisé pre-- et de poteau-silicium de mémoire, mettent au point, diagnostic et la solution de réglage qui permet à des créateurs d'améliorer la qualité des résultats (QoR), réduire le temps de design, test inférieur coûte et optimise le rendement de fabrication.

La dernière release, visant des designs de 20 nanomètre et FinFET-basé, comprend une architecture neuve activant la mise en place hiérarchique et la validation du grand SoC conçoit contenir des milliers de souvenirs inclus, qui peuvent diminuer le temps nécessaire pour mettre en application des tests tout en également réduisant la zone par pas moins de 30 pour cent. De plus, la release neuve adresse efficacement le test et le réglage pour les défauts neufs de mémoire vus dans 20 procédés de nanomètre et ci-dessous comme les erreurs de processus de variation et les erreurs résistifs.

« Avec des souvenirs inclus occupant presque 50 pour cent d'un SoC, avoir une solution complète de test de mémoire avec l'autotest et le réglage intrinsèques est critique à réaliser le rendement optimal, tout en abaissant des coûts généraux, » a dit Éric Esteve, Analyste d'IP chez IPNest. La « introduction de Synopsys de son prochain rétablissement du Système Mémoire d'ÉTOILE de DesignWare améliore de manière significative la capacité des créateurs de trouver les défauts particuliers de mémoire et les mécanismes de défaillance qui sont répandus dans les designs à 20 nanomètres et ci-dessous. »

L'architecture neuve dans le Système Mémoire d'ÉTOILE fournit l'adressage de mémoire avancé et les motifs de fond programmables de mémoire requis pour produire des algorithmes optimisés de test pour trouver les erreurs non seulement statiques et dynamiques, mais traite également la variation et les erreurs résistifs, qui sont pour se produire aux noeuds de technologie de 20 nanomètre et ci-dessous. La version neuve optimise également la logique de rétablissement de test en enregistrant seulement les seuls éléments de test, fournissant l'épargne significative de zone.

Le Système Mémoire d'ÉTOILE permet le rétablissement et la vérification hiérarchiques de l'IP de test et de réglage dans le SoC tout en mettant à jour la hiérarchie initiale de design. Ceci peut accélérer le design et le temps de vérification tout en permettant la réutilisation des contraintes de design existant et des fichiers de configuration, réduisant le temps général de design de SoC. La combinaison de ces caractéristiques techniques neuves ramène la superficie totale de test et de réglage par jusqu'à 30 pour cent de comparé au produit précédent de rétablissement, tout en activant une fermeture plus rapide de design. Ces capacités peuvent également réduire le temps nécessaire pour le silicium portent- et l'analyse de défauts pour l'optimisation de rendement, permettant au rampe à la production de masse de se produire en quelques semaines plutôt que des mois.

La solution permet le test d'à-vitesse et le réglage des noyaux de processeur haute performance à l'aide d'une barre omnibus préconfigurée de test, qui permet d'accéder aux souvenirs à l'intérieur du noyau dans le mode test. Le système utilise cette barre omnibus pour tester des souvenirs et ajoute la logique de test et de réglage de mémoire en dehors du noyau d'IP pour éviter n'importe quelle incidence sur la performance du coeur du processeur. Conçu pour l'usage avec des souvenirs réparables et irréparables pour n'importe quelle fonderie ou noeud de procédé, le Système Mémoire d'ÉTOILE fournit à l'intégration les Souvenirs Inclus par DesignWare de Synopsys en tannant la logique synchronisation-critique de test et de réglage dans les souvenirs, davantage de performance de amélioration, l'alimentation électrique et la zone ainsi que la qualité de test.

En combination avec le portefeuille complet de Synopsys des solutions synthèse-basées de test comprenant TetraMAX® ATPG et compactage de DFTMAX™, l'IP de DesignWare SerDes avec d'autotest intrinsèque et Fournissent l'outil d'Explorer® pour l'analyse de rendement, le Système Mémoire d'ÉTOILE fournit une suite complète de solution de test pour atteindre rapidement des objectifs généraux de coût et de qualité de test.

« Pour 20 designs de SoC de nanomètre, mise en oeuvre robuste, l'IP zone-efficace de test de mémoire et de réglage est critique au rendement de management de fabrication, » a dit John Koeter, vice président du marketing pour l'IP et systèmes chez Synopsys. « La dernière release de Système Mémoire d'ÉTOILE améliore non seulement la couverture et le réglage d'erreur, mais fait ainsi tout en réduisant la zone de silicium par presque une troisième, permettant à des équipes techniques d'obtenir leurs 20 designs de nanomètre pour lancer sur le marché plus rapidement avec le coût de fabrication inférieur. »

Source : http://www.synopsys.com/

Last Update: 7. November 2012 05:46

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