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Synopsys는 20 나노미터 SoC 디자인을 위한 기억 장치 시험 해결책을 발사합니다

Published on November 7, 2012 at 4:30 AM

Synopsys, Inc. (NASDAQ: SNPS), 글로벌 지도자 제공해서 소프트웨어, 칩과 전자 시스템에 있는 혁신을 가속하기 위하여 이용된 IP와 서비스는, 오늘 그것의 DesignWare® 별 기억 장치 System® 알렸습니다, 자동화한 pre-와 지점 실리콘 기억 장치 시험의 새로운 방출을, 진단 제충하거든 디자이너를 결과의 질을 향상하는 가능하게 하는 수선 해결책은 (QoR), 디자인 시간을 감소시키기 위하여, 더 낮은 시험 제조 수확량을 요하고 낙관합니다.

20 nm와 FinFET 기지를 둔 디자인을 표적으로 하는 최신 방출은, 새로운 아키텍쳐를 포함하고 계층적인 실시를 가능하게 하 큰 SoC의 타당성 검사는 또한 지역을 30% 만큼 곁에 감소시키고 있는 동안 시험을 실행할 것을 요구된 시간을 줄일 수 있는 내재되어 있던 기억 장치의 수천의 포함을 디자인합니다. 추가적으로, 새로운 방출은 능률적으로 20 nm 프로세스에서 이하에 가공 변이 결함 및 저항하는 결함과 같은 보인 새로운 기억 장치 결점을 위한 시험 그리고 수선을 제시합니다.

"SoC의 거의 50% 점유하는 내재되어 있던 기억 장치에, 붙박이 자기 테스트 및 수선을 가진 포괄적인 기억 장치 시험 해결책이 있는 것은 전반적인 비용을 낮추고 있는 동안 달성,"에 최적 수확량 중대합니다, 에리크 Esteve 의 IPNest에 IP 분석가를 말했습니다. "20 나노미터에 디자인에서 널리 퍼진 이하에."의 장애 메커니즘 및 Synopsys DesignWare 별 메모리 시스템의 그것의 차세대의 소개 은 중요하게 특정 기억 장치 결점을 검출하는 디자이너의 능력을 향상합니다

별 메모리 시스템에 있는 새로운 아키텍쳐는 향상된 기억 장치 연설을 제공하고 풀그릴 기억 장치 배경은 필요한 20 nm의 기술 마디에 생기기 위하여 확률이 높은 이하에 뿐만 아니라 정체되고는 동적인 결함 검출을 위한 낙관한 시험 산법을 만들기 위하여 모방하고, 또한 변이와 저항하는 결함을 가공합니다. 새 버전은 또한 중요한 지역 savings를 제공하는 유일한 감식기호만 저장해서 시험 세대 논리를 낙관합니다.

별 메모리 시스템은 본래 디자인 계층구조를 유지하고 있는 동안 SoC 내의 시험과 수선 IP의 계층적인 발생 그리고 검증을 허용합니다. 이것은 전반적인 SoC 디자인 시간을 감소시키는 존재 설계 제약 조건과 구성 파일의 재사용을 허용하고 있는 동안 디자인과 검증 시간을 가속화할 수 있습니다. 이 새로운 특징의 조합은 이전 세대 제품과 비교된 30% 까지 더 단단 디자인 마감을 가능하게 하고 있는 동안 총 시험 및 수리 지역을 감소시킵니다. 이 기능은 또한 양 생산에 실리콘 가져와 위로와 수확량 최적화를 위한 결점 분석을 위해 요구된 시간을 감소시킬 수 있어, 달 보다는 오히려 주에서 생기는 경사로를 가능하게 하.

해결책은 시험 모드에 있는 코어 안쪽에 기억 장치를 액세스할 수 있게 하는 사전 설정한 시험 버스를 사용해서 고성능 처리기 코어의 에 속도 시험 그리고 수선을 허용합니다. 시스템은 이 기억 장치를 시험하기 위하여 버스를 사용하고 처리기 코어 성과에 대한 어떤 충격든지 피하기 위하여 IP 코어 이상으로 기억 장치 시험과 수선 논리를 추가합니다. 어떤 주조 또는 프로세스 마디든지를 위한 수리할 수 있고는 복구할 수 없는 기억 장치와 사용을 위해 디자인해, 별 메모리 시스템은 Synopsys의 DesignWare에 의하여 내재되어 있던 기억 장치를 기억 장치 내의 타이밍 중요한 시험과 수선 논리를, 추가 향상 성과 강하게 해서 통합을, 힘 및 지역 뿐 아니라 시험 질 제공합니다.

Synopsys의 TetraMAX® ATPG와 DFTMAX™ 압축을 포함하여 종합 기지를 둔 시험 해결책의 포괄적인 포트홀리로와 조화하여, 수확량 분석을 위한 Explorer® 공구가 붙박이 자기 시험을 가진 DesignWare SerDes IP에 의하여 및 열매를 산출합니다, 별 메모리 시스템은 완전한 시험 해결책 빨리 전반적인 시험 비용과 질 목표를 달성하기 위하여 한 벌을 제공합니다.

"20 나노미터 SoC를 위해 디자인합니다, 강력한 실행, 지역 능률적인 기억 장치 시험과 수선 IP는 처리 제조 수확량에 중대합니다," 죤 Koeter 의 부사장과 Synopsys에 IP를 위한 매매의 시스템을 말했습니다. "최신 별 메모리 시스템 방출 뿐만 아니라 결함 엄호와 수선을 향상하고, 그러나 이렇게 해, 제 3 의에 의하여 거의 감소시키고 있는 동안 실리콘 지역을 그들의 20 나노미터를 얻는 기술설계 팀을 가능하게 하 더 낮은 제조 원가로 더 단단 시장에 내놓는 것을 디자인합니다."는

근원: http://www.synopsys.com/

Last Update: 7. November 2012 05:47

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