3D-TSV Vafler tegner sig for mere end 6% af alt Semiconductor Industry i 2015

Published on July 30, 2008 at 10:57 AM

Forskning og Markets har annonceret tilføjelsen af "3-D TSV Interconnects - Udstyr + materialer 2008-rapport" aflægge rapport til deres tilbud.

Den næste revolution for Semiconductor Emballage & Circuit Assembly Industries

Den Semiconductor fremstillingsindustrien er i dag konfronteret med flere end nogensinde før for den udfordring at udforske den såkaldte "Mere-end-Moore" 3-D integration rute for at forfølge den fortsatte aggressive skalering af den historiske Moores lov. Hele Halvlederindustrien forsyningskæden er ved at blive bekymret: fra iDMS til fabless og CMOS støberier, fra OSATs til underlag og Circuit Assembly spillere. Vi tror på 3D-integration med TSVs kunne accelerere endnu mere aktuel konsolidering sker i CMOS wafer FAB og skiftet mod en fabless støberi model. Da hele branchen forsyningskæden er ved at blive bekymret, alle spillere er i øjeblikket placering på teknologi og vurdere om hvilke 3-D teknologiplatforme skal investeres og udviklet til deres egen virksomhed.

Times er lyse for pakkere fra hele verden. En helt ny infrastruktur skal udvikles i "Mid-ende" af halvlederindustrien forsyningskæden. Ny Teknologi, udstyr og avancerede materialer, der kommer både fra Front-end og Back-end verdener er ved at blive udviklet og vil give anledning til en ny vækkelse af halvleder emballage og kredsløb samling industrier. Vores seneste markedet prognoser viser, at 3D-TSV vafler vil blive afsendt i millioner og har potentiale til at påvirke så meget som 25% af den hukommelse virksomhed i 2015. Hvis vi udelukker erindringer, vores analyse viser, at 3D-TSV vafler kunne tegne sig for mere end 6% af den samlede halvlederindustrien i 2015.

Denne nye undersøgelse sigter mod at give en bedre forståelse om den rigtige tidsplan for den vellykkede vedtagelse af Gennem Silicon Via (3-D TSV interconnect) teknologi på tværs af den brede vifte af sin kørsel end-applikationer. De to rapporter yderligere kvantificere de potentielle konsekvenser af 3-D-teknologier på fremstilling af halvledere marked (på enheden / Udstyr / Materiale niveauer) og vurderer, hvordan branchen forsyningskæden sandsynligvis vil udvikle sig i 2009-2015 tidsrammer.

Eksempler på store finde fra dette nye marked forskningsundersøgelse er:

- Motiveringen for at gå til 3-D er temmelig klar og har ikke ændret sig meget siden den teknologi er blevet indført i produktion til MEMS og CMOS billedsensorer i forvejen: det handler om at opnå mindre formfaktor med øget pakke tætheder, at mødes båndbredde, RF, strømforbrug performance forbedringer og til at holde med yderligere omkostningsreduktion. Omkostninger er definitivt indstillet til at være den stærkeste motivation til at udvikle 3D-teknologier i det lange løb. Derudover ser vi flere spillere bliver drevet af pålidelighed motivationer: højere pålidelighed systemer kan produceres gennem den vertikale integration af flere lag ved hjælp af 3-D TSVs i stedet for wire-obligationer eller Flip-chip interconnects, ved hjælp af 3D stablet wafer-niveau optik i stedet for plast sprøjtestøbte linse moduler. Fra mange synspunkter, synes 3-D til at være en stærk gør det muligt for føreren for en vellykket indførelse af stadig mere integreret nye systemer i barske og rum tvang anvendelse miljøer såsom i Automotive, Bio, Telecom og Forbrugerbeskyttelse markeder blandt andre.

- Køreplan per applikation: WL-CSP CMOS sensorer er på nippet til at forlade deres traditionelle kant forbinder konfiguration for at gå til "rigtig" 3D-TSV arkitekturer, så snart dette år. Vias vil blive delvist eller helt fyldt, afhængigt af via påfyldning tilgang, der udvikles (Kobber til delvis opfyldning, Poly-Silicon eller Tungsten for helt fyldt Vias). Desuden har vi tydeligt se antallet af I / O'er udvide til flere hundrede interconnects per chip med en tendens til at stable DSP chips under billedsensoren chippen selv. MEMS vil også drage fordel af 3-D med henblik på at kombinere MEMS med sit ASIC mens Wireless Sips vil kombinere heterogene lag, alle sammen (bygget på forskellige litografi noder, forskellige materialer substrater såsom Si, GaAs, SiGe ...). Markedet for 3-D stablet erindringer er nært forestående: det er primært drevet af RAM-baseret minder first mellemtiden mere og mere Flash-hukommelse er indstillet til at blive kombineret i fremtiden inden for MCP, Pop / SIP pakker, mobiltelefon card-slots og SSD'er . Spørgsmålet er nu mere om, hvem der vil lykkes at udvikle først de laveste omkostninger processen og vil tage risikoen for den enorme indledende nødvendige infrastruktur investering. Går videre, Logic baseret 3D-SOCs skal indstilles til take-off i 2-3 år tidsramme for forskellige applikationer. Faktisk vil denne "sande" form for 3D-IC integration opnås gennem en gradvis adskillelse af flere lag: 3D Partitionering af indlejrede erindringer, vil RF, Analog og I / O'er lag fra den logik bunden chip opnås på den mest omkostningseffektive måde ved at reducere de samlede flisstørrelsen områder. Vi er i dag overbeviste om, at 3D-IC'er snart vil vise mere omkostningseffektivt i forhold til traditionelle SOC tilgange, da det vil gøre det muligt at partitionere på en omkostningseffektiv måde, de forskellige funktioner i dag alle integreret i stort område SOC dør. Ud over omkostningerne, vil disse 3-D chips derudover fordelene fra performance forbedringer som interconnect længde vil blive kortere, og repeatere vil blive fjernet. Dette vil gøre det muligt for CMOS-industrien til at "virtuelt" gå videre end til 32nm node i form af chip størrelse, pris og ydelse.

- Vi mener, at forskellige 3-D teknologiplatforme skal udvikles, da de vil tjene forskellige ansøgningen behov og vil svare til forskellige aktører i forsyningskæden:

- - 3-D WLP Indkapsling platform er i dag allerede er i produktion i CMOS billedsensorer med VIA gennem bagsiden af ​​wafer. Det vil udvide til Power forstærkermoduler så godt. MEMS-pakken er mere komplekse, da de fleste af disse ansøgninger vil have en fuld hermetisk hulrum gennem brug af getters og mere specialiserede limning teknologier.

- - 3-D TSV Stack-platform bliver primært udviklet til stablede erindringer og logik 3D-SOCs senere. Hvis der er via-sidste vil tegne sig for en stor del af markedet, ser vi en klar tendens til via-first konfigurationer og mindre vias størrelse nærmer sig 1-5um diametre med 500-2000 interconnects per chip typisk.

- - 3-D interposer Modul-platform er allerede i meget lille produktion for flere MEMS ansøgninger med henblik på at kombinere ASIC & MEMS chips sammen i et sandt WLP tilgang (silicium interposer handlinger her i direkte erstatning af den organiske substrat). Denne teknologi platform må forventes at vokse kraftigt i mange SiP ansøgning rum. I de fleste tilfælde er silicium 3D mellemkort bruges som en "følgesvend chip" modul til 3D integrerede system. Fordele ved en sådan 3-D silicium interposers medregne udestående iboende termiske egenskaber (CTE) af silicium pakken / substrat / bord og muligheden for at skalere til ubegrænset interconnect pladser. Desuden har de udnytte den mulighed for at blive mere og mere "manipuleret" blandt gang med evne til at integrere passive enheder, til at danne hulrum eller endda til at opbygge mikro-køling kanaler for omkostningseffektiv termisk styring moduler. Mere generelt skal 3-D silicium interposers være lave omkostninger og kan håndteres eller fremstillet af IDM er underleverandører, hvis fortrolighed værdikæden kan sikres. Vi ser tot

Last Update: 5. October 2011 05:04

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit