3D-TSV Wafern für mehr als 6% der gesamten Halbleiterindustrie bis 2015

Published on July 30, 2008 at 10:57 AM

Research and Markets Bericht an ihr - hat sich die Zugabe der "Equipment + Werkstoffe Bericht 2008 3-D TSV Interconnects" angekündigt.

The Next Revolution für Semiconductor Packaging & Circuit Assembly Industries

Die Halbleiterindustrie steht heute vor mehr als je vor der Herausforderung, die so genannte "More-than-Moore" 3-D-Integration Route zu erkunden, um die anhaltende aggressive Skalierung der historischen Moores Gesetz zu verfolgen. Die gesamte Halbleiterindustrie Lieferkette wird besorgt: von IDMs zu Fabless-und CMOS-Gießereien, aus OSATs zu Substrat-und Circuit Assembly Spieler. Wir glauben, 3D-Integration mit TSVs könnte noch mehr aktuelle Konsolidierung geschieht in CMOS-Wafer-Fabs und die Verschiebung in Richtung eines Fabless Foundry-Modell zu beschleunigen. Wie die gesamte Branche Supply Chain wird besorgt, sind alle Spieler im Moment Positionierung auf dem Technologie-und Auswertung, über die 3-D Technologie-Plattformen müssen investiert und für das eigene Unternehmen entwickelt werden.

Die Zeiten sind hell für Verpacker aus der ganzen Welt. Eine ganz neue Infrastruktur muss in der "Mid-end" in der Halbleiterindustrie Lieferkette entwickelt werden. Neue Technologien, Ausrüstungen und Advanced Materials kommen beide aus dem Front-End und Back-End-Welten werden derzeit entwickelt und wird zu einer neuen Belebung der Halbleiter-Packaging und Schaltungsanordnung Branchen geben. Unsere neuesten Marktprognosen zeigen, dass 3D-TSV Wafern in Millionen ausgeliefert werden und haben das Potenzial, so viel wie 25% des Speichers Geschäft bis zum Jahr 2015 auswirken. Wenn wir Erinnerungen ausschließen, zeigen unsere Analysen, dass 3D-TSV Wafern könnten mehr als 6% der gesamten Halbleiterindustrie bis 2015 einen Anteil.

Diese neue Studie zielt darauf ab, ein besseres Verständnis über den richtigen Zeitplan für die erfolgreiche Annahme der Through Silicon Via (3-D TSV Interconnect)-Technologie über das breite Spektrum seiner Fahrt End-Anwendungen. Die beiden Berichte weiteren Quantifizierung der möglichen Auswirkungen der 3-D-Technologien auf der Halbleiterfertigung Markt (am Gerät / Ausrüstung / Material Ebenen) und zu bewerten, wie die Branche Supply Chain voraussichtlich im Zeitrahmen 2009-2015 entwickeln wird.

Beispiele für wichtige Erkenntnis aus dieser neuen Marktstudie sind:

- Motivation für den Gang zum 3-D sind ziemlich klar und haben nicht viel, da die Technologie wurde bereits erfolgreich in die Produktion für MEMS-und CMOS-Bildsensoren bereits eingeführten geändert: es geht um das Erreichen kleineren Formfaktor mit erhöhter Paket Dichten, um Bandbreite zu erfüllen, RF, Leistungsaufnahme Leistungsverbesserungen und mit weiteren Kostensenkungen zu halten. Die Kosten sind endgültig eingestellt, die stärkste Motivation, um 3D-Technologien auf lange Sicht zu entwickeln. Darüber hinaus sehen wir mehrere Spieler durch Zuverlässigkeit Motivationen getrieben: höhere Zuverlässigkeit Systeme können durch die vertikale Integration von mehreren Schichten mit 3-D TSVs statt Draht-Anleihen oder Flip-Chip-Verbindungen, mit Hilfe von 3D gestapelten Wafer-Level-Optik anstelle hergestellt werden Kunststoff-Spritzgussteilen Objektiv-Module. Von vielen Sichtweisen, erscheint 3-D zu einem starken ermöglicht Treiber für die erfolgreiche Einführung von immer stärker integrierten neuen Systeme werden in rauen und Raum Einschränkung Anwendungsumgebungen wie zum Beispiel in den Bereichen Automotive, Bio-, Telekommunikations-und Consumer-Markt unter anderem.

- Roadmap pro Anwendung: WL-CSP CMOS-Bildsensoren sind auf den Punkt zu verlassen ihre traditionellen Kante verbindet Konfiguration für den Gang zum "echten" 3D-TSV-Architekturen, sobald in diesem Jahr. Vias werden ganz oder teilweise gefüllt, je nachdem, über Füll-Ansatz entwickelt (Kupfer für Teilfüllung, Poly-Silicon-oder Tungsten für vollständig gefüllte Vias). Darüber hinaus sehen wir deutlich die Anzahl der I / Os erweitert, um mehrere hundert Verbindungen pro Chip mit einer Tendenz zur DSP-Chips unter den Bildsensor-Chip selbst Stapel. MEMS wird auch profitieren von 3-D, um die MEMS mit seiner ASIC kombinieren, solange Wireless SiPs wird heterogenen Schichten alle miteinander kombinieren (erbaut auf verschiedenen Lithographie Knoten, unterschiedliches Material Substrate wie Si, GaAs, SiGe ...). Der Markt für 3-D gestapelt Erinnerungen steht unmittelbar bevor: es ist in erster Linie von RAM basiert Erinnerungen erster mittlerweile mehr und mehr Flash-Speicher ist auf in der Zukunft kombiniert werden innerhalb von MCP, Pop / SiP-Pakete, Handy-Karten-Slots und SSDs angetrieben . Die Frage ist jetzt mehr darüber, wer erfolgreich zu entwickeln zuerst den niedrigsten Kosten und wird die Gefahr des großen anfänglichen Investitionen in die Infrastruktur erforderlich dauern wird. Weiter zu gehen, sind Logic basierenden 3D-SOCs gesetzt werden, um take-off in der 2-3 Jahre Zeitrahmen für verschiedene Anwendungen. In der Tat, diese "wahre" Art der 3D-IC-Integration durch die fortschreitende Trennung von mehreren Schichten erreicht werden: 3D-Partitionierung von Embedded-Speicher, wird RF, Analog-und I / Os Schichten aus der Logik Basischip in die kostengünstigste erreicht werden Weise durch Senkung des Gesamtvolumens der Chipgröße Bereichen. Wir sind heute überzeugt, dass 3D-ICs werden in Kürze zeigen, kostengünstiger im Vergleich zu herkömmlichen SOC Ansätze, wie es wird, um Partition in eine kostengünstige Art und Weise die verschiedenen Funktionen heute alle in große Fläche SOC integrierten ermöglichen stirbt. Darüber hinaus kosten, werden diese 3-D-Chips zusätzlich profitiert von Performance-Verbesserungen als Interconnect-Länge verkürzt werden und Repeater werden entfernt. Dies ermöglicht dem CMOS-Industrie zu "virtuell" über das zur Erreichung der 32nm-Knoten in der Chip-Größe, Kosten und Leistung.

- Wir glauben, dass verschiedene 3-D Technologie-Plattformen zu entwickeln, da sie unterschiedliche Anwendungsanforderungen dienen und wird zu verschiedenen Akteure in der Lieferkette entsprechen:

- - 3-D WLP Encapsulation-Plattform wird heute bereits in der Produktion in CMOS-Bildsensoren mit über durch die Rückseite des Wafers. Es wird zu Leistungsverstärker-Module sowie zu erweitern. MEMS-Paket sind komplexer als die meisten dieser Anwendungen ist eine Full-hermetischen Hohlraum durch die Verwendung von Getter und mehr spezialisierte Klebetechnologien benötigen.

- - 3-D TSV Stack-Plattform wird vor allem für gestapelte Erinnerungen und Logik entwickelte 3D-SOCs später. Wenn über-last für einen großen Teil des Marktes Rechnung wird, sehen wir einen klaren Trend hin zu über-first-Konfigurationen und kleineren Vias Größe nähert sich 1-5um Durchmesser mit 500-2000 Verbindungen pro Chip in der Regel.

- - 3-D Interposer Module-Plattform ist bereits in sehr kleinen Produktion für mehrere MEMS-Anwendungen, um die ASIC & MEMS-Chips zusammen in einer wahren WLP-Ansatz (Die Silizium-Interposer wirkt hier in direkter Ersatz des organischen Substrats). Diese Technologieplattform wird wahrscheinlich rasch expandieren in viele SIP Application Räume. In den meisten Fällen wird das Silizium 3D Interposer als "Companion Chip"-Modul für die 3D-integrierten System verwendet. Vorteile einer solchen 3-D Silizium Interposer gehören herausragende intrinsische thermische Eigenschaften (CTE) der Silizium-Paket / Substrat / Board und das Potenzial, um unbegrenzte Interconnect Stellplätze Skala. Darüber hinaus nutzen sie die Möglichkeit, mehr und mehr "engineered" unter der Zeit mit der Fähigkeit, passive Geräte zu integrieren, um Hohlräume zu bilden oder sogar zu Mikro-Kühlkanäle für kostengünstige Thermo-Management-Module zu bauen. Ganz allgemein muss 3-D Silizium Interposer niedrigen Kosten und können behandelt oder hergestellt von IDM Subunternehmer, wenn die Vertraulichkeit der Wertschöpfungskette gewährleistet werden kann. Wir sehen tot

Last Update: 4. October 2011 05:22

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