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2015年までに総半導体産業の6%以上のための3D - TSVウェーハアカウント

Published on July 30, 2008 at 10:57 AM

市場調査は、提供する彼らの報告書- "装置+材料2008レポート3次元TSVのインターコネクト"を追加したと発表した。

半導体パッケージング&サーキット組立産業のための次の革命

半導体製造業は今日、これまで以上に歴史的なムーアの法則の継続的な積極的なスケーリングを追求するために、いわゆる"その他よりもムーア"3 - Dの統合ルートを探索する課題に直面している。全体の半導体業界のサプライチェーンが懸念されています:半導体メーカーからファブレスとCMOSファウンドリに、OSATsからだけでなく、基板と回路組立のプレーヤーに。我々は、TSVを持つ3次元の統合をさらに現在のCMOSウェーハファブで何が起こって連結し、ファブレスファウンドリのモデルへのシフトを加速させる可能性が信じている。業界全体のサプライチェーンが懸念されているように、すべてのプレイヤーは、技術上の現在の位置で、約3 - D技術のプラットフォームを評価している自らのビジネスのために投資と開発される必要がある。

タイムズは、世界各地からのパッケージャに明るいです。まったく新しいインフラストラクチャは、半導体業界のサプライチェーンの"ミッドエンド"で開発する必要があります。フロントエンドとバックエンドの世界の両方から来る新技術、機材と先端材料が開発されていると、半導体パッケージングおよび回路の組立産業の新たな復活を生じさせるだろう。私たちの最新の市場予測では、3D - TSVウェーハが数百万に出荷されることを示していると2015年までに、メモリ事業のが25%に影響を与える可能性があります。我々は記憶を除外した場合、我々の分析は、3D - TSVウェハは、2015年までに総半導体産業の6%以上を占めることができることを示している。

この新しい研究では、その駆動エンドアプリケーションの広い範囲にわたる技術(3次元TSVインターコネクト)を介してシリコンスルーをスムーズに導入するための右のタイムラインについてのより良い理解を与えることを目指しています。 2つのレポートがさらに半導体製造市場での3 - D技術(デバイス/装置/材料レベルでの)の潜在的な影響を定量化し、業界のサプライチェーンは、2009年から2015年の時間枠で進化する可能性がどのように評価する。

この新たな市場調査研究からの主要な発見の例は次のとおりです。

- 3 - Dに行くための動機は、既にMEMS、CMOSイメージセンサのために非常に明確であり、技術が正常に生産に導入されているのであまり変わっていない:それは、帯域幅を満たすために、増加パッケージ密度を有する小型のフォームファクタを達成するすべてについてです、 RF、電力消費のパフォーマンスの向上とさらなるコスト削減を維持する。コストが決定的に長期的には3D技術を開発するために最強の動機に設定されています。さらに、我々は信頼性の動機によって駆動される複数のプレーヤーを参照して実行します。より信頼性の高いシステムは代わりにの代わりに3次元に積層ウエハレベル光学系を用いてワイヤボンドやフリップチップインターコネクト、3次元TSVを使用していくつかの層の垂直統合により、製造することができますプラスチック射出成形レンズモジュール。多くのビューポイントから、3 - Dは、とりわけ自動車、バイオ、通信、コンシューマー市場と同様に厳しいとスペースの制約がアプリケーション環境にこれまで以上に統合された新しいシステムの導入に成功するための強力な可能にするドライバとして認識されます。

- アプリケーションごとのロードマップ:WL - CSP CMOSイメージセンサーが従来のエッジが早く、今年のような"本物の"3D - TSVアーキテクチャに行くための設定の相互接続のままにする点にある。ビアは、(部分的な充填のための銅、完全に充填ビア用ポリシリコンまたはタングステン)開発中のアプローチを充填経由に応じて、部分的または完全に充填されます。さらに、我々ははっきりとI / Oはイメージセンサチップ自体の下にDSPチップが集まる傾向にチップあたりの相互接続の数百に拡大するの数を参照してください。ワイヤレスSiPには、(別のリソグラフィノード、例えば、Si、GaAsの、SiGeの...).など、さまざまな材質の基板上に構築されたすべて一緒に異種のレイヤーを結合する間、MEMSはまた、ASICとMEMSを統合するために3 - Dからの利益がかかりますそれは主に最初の一方、より多くのフラッシュメモリをMCP、PoPの/ SiPのパッケージ、携帯電話のカードスロットとSSDの中で将来的に組み合わせることが設定されているRAMベースのメ​​モリによって駆動される:3 - D積み上げ思い出が切迫している市場。質問は今最初の最も低コストのプロセスを開発し、必要な巨額の初期インフラ投資のリスクを取る成功する人々についての詳細です。先に進む、ロジックベースの3D - SOCは様々なアプリケーションのための2-3年の時間枠で離陸するように設定することがあります。確かに、3D - ICの統合は、この"真の"タイプはいくつかの層の進歩的な分離によって達成される:組み込みメモリの3次元分割、RF、アナログとロジックベースのチップからのI / O層は、最も費用対効果で実現されます。チップ全体のサイズの領域を減らすことによって、方法。今日は3D - ICはすぐに別の関数が、今日すべての大面積のSOCに統合されたコスト効果の高い方法でパーティションを可能にするとして、従来のSOCのアプローチに比べて、より費用対効果の高いが死ぬ示すものと確信しています。コストを超えて、これらの3 - Dチップはさらに、配線長などの性能向上の恩恵が短くなりますし、リピータが削除されます。これはCMOS業界は"事実上"チップサイズ、コストおよび性能の面で32nmノードに超えて行くようになります。

- 我々は、異なる3 - D技術のプラットフォームを信じて彼らは別のアプリケーションのニーズに応えるものとサプライチェーンの様々なプレイヤーに対応する予定として開発する必要があります。

- - 3次元WLPのカプセル化のプラットフォームは、ウェーハの裏面を通じて経由で、CMOSイメージセンサーの生産で既に今日です。それは同様にパワーアンプモジュールに展開されます。これらのアプリケーションのほとんどは、ゲッターとより専門的な接合技術を駆使し、フルハーメチックキャビティ必要になるためのMEMSパッケージは、より複雑です。

- - 3次元TSVのスタックプラットフォームは、主に3D - SOCに後でスタックメモリとロジックのために開発されています。ビアラストが市場の大部分を占めるようになるなら、我々は、ビアファーストの構成及び500から2000で1 - 5um径に近づいて小さなビアの大きさに向かって明確な傾向は一般的にチップあたりの相互接続を参照してください。

- - 3次元インターポーザモジュールプラットフォームは、真のWLPのアプローチ(シリコンインターポーザは、有機基板の直接交換でここに働く)で一緒にASICおよびMEMSチップを統合するためにいくつかのMEMSアプリケーション向けの非常に小さな生産で既にです。この技術プラットフォームは、多くのSIPアプリケーションのスペースに急速に拡大する可能性があります。ほとんどの場合、シリコン3次元インターポーザは、3次元統合システムのための"コンパニオンチップ"モジュールとして使用されます。このような3次元シリコンインターポーザーの利点は、シリコンパッケージ/基板/基板と無制限の相互接続ピッチに拡大する可能性の優れた本質的な熱的特性(CTE)が含まれています。さらに、彼らは可能性が空洞を形成するため、あるいはコスト効率的な熱管理モジュールにマイクロ冷却チャネルを構築するため、パッシブデバイスを統合する機能を持つ時間の間でより多くの"設計"に活用しています。より一般的に、3次元シリコンインターポーザーは低コストでなければならず、機密性のバリューチェーンが確保できる場合はIDMの下請け業者によって処理または製造することができる。我々は、TOTを参照して行う

Last Update: 5. October 2011 11:44

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