以及半导体研究小组 CEA/Leti 的 E 射线供应商 Vistec，和涌现的设计和软件公司 D2S，今天宣布了于精炼和验证 45 - 和 (DFEB) 32 nm 节点的先进的设计为 e 射线解决方法集中的协作。 在以后 12 个月期间， CEA/Leti 将制造测试筹码使用 D2S 先进 DFEB 设计的组合，并且软件功能和最新的高分辨率 e 射线直接写 (EbDW)从 Vistec 的石版印刷设备。 此协作的目标是使用 Vistec 电子束的 SB3054 系统的打印 45 - 和 32 nm 电路被安装在 CEA/Leti。
高速，低成本
驱动对此共同努力的需要是半导体屏蔽的曾经上升的费用，使低音量生产自定义集成电路经济上不能实行。 使用 e 射线工具直接写在薄酥饼上的模式总是这个最准确的方式仿造半导体片; 然而，使用一个传统可变的形状的射线途径的低 (VSB)处理量限制了其应用。 通过高效使用字符或细胞投影 (CP)技术在 EbDW 附近重写处理量规律， DFEB 解决方法实际上消灭屏蔽的费用，并且可能加速上市时间通过缩短设计对石版印刷流程。
D2S 所有权 DFEB 解决方法鼓励并且查出芯片设计的通常复发的模式并且翻译他们成在 “迷你调制盘的”模板。 准备的套在迷你调制盘的模板在薄酥饼的一次单发射击然后允许这些复杂模式被复制。 这使用 Vistec 的使用 CP 技术的 SB3054 工具是实现的。 通过减少设计的需要的射击计数，此途径改进在 VSB 的处理量，当提高准确性时。
新的生产示例的解决方法
“持续增长的屏蔽费用存在半导体行业的许多挑战”，说 Aki Fujimura、创建者和 D2S 总执行官。 “结合 EbDW 与 CP 提供一个低风险，低价的路径给新的生产示例。 上限值的生产者，低音量设备将是此共同努力的受益人验证直接写 e 射线解决方法在前沿技术节点感谢一部分对我们的 DFEB 生态系合作伙伴， CEA/Leti 和 Vistec”。
劳伦特痛苦，石版印刷 CEA/Leti 的实验室经理，指明， “DFEB 是一个创新，新的途径对提高 e 射线处理量的老问题，当提高准确性时。 我们盼望此协作验证准确性和处理量目标在 45 - 和 32 nm 节点使用 Vistec SB3054 系统与 D2S 提前的 DFEB 解决方法相适应”。
“我们看到集成 CP 功能，并且 DFEB 软件作为在先进的 R&D 的高分辨率需求和行业原型应用驱动的富挑战性的处理量期望之间的一座桥梁”，总经理说沃尔夫冈 Dorl， Vistec 电子束的。 “CP 功能是从 Vistec 的可用的今天和最近被安装在 CEA/Leti 启用此协作和研究”。