1D 트랜지스터와 비 CMOS 논리 회로의 제작을 직접 쓰십시오: 성숙할 것이다 Nanoelectronics를 위한 자극

박사에 의하여 Somenath Roy

Somenath Roy 박사, 생의학 공학의 연구 과학자, 학회 및 나노 과학 (IBN), 싱가포르
대응 저자: sroy@ibn.a-star.edu.sg

트랜지스터, 전자공학에 있는 새로운 시대를 예고한 발명품은, 실제적으로 모든 직접 회로 (IC) 및 소형 처리기의 주요 성분입니다. 게르마늄의 덩어리에 1947년에 발명된 발터 H. Brattain, 미국 물리학자 및 노벨상 수상자가 그것 아키텍쳐, 규모 및 성과에 있는 변성의 수많은 단계를 겪은 점 접촉 트랜지스터. Gordon E. Moore 법률 다음, IC에 있는 트랜지스터의 규모는 십년간 내내 수축성 극적으로 이고 인텔의 6개의 코어 i7-980x 처리기에서 압도적인 32 nm 마디로 결국, 예를 들면, 감소되었습니다1.

더 작은을 위한 계속 증가하는 수요를, 지능 적이고 및 더 단단 부속품은 극복하기 위하여는, 반도체 제조업자 그(것)들을 아래로 오르는 것을 더 노력하고 있습니다. 실제로, 인텔과 Nvidia는 둘 다 다음 5 년 이내에 11 nm 가공 기술의 출현을 예상했습니다2. 그러나 얼마나 downscaling 무료한 금속 산화물 (CMOS) 반도체는 유지할 수 있 것을 계속할 것입니까? 전방 중요한 장애물은 무엇입니까?

CMOS 스케일링 도전

제작 복잡은 오르기에 유일한 도전을 제기하지 않습니다. 두 배 모방의, 극단 자외선 석판인쇄술을 가진 차세대 침수 석판인쇄술의 배치 (EUV) 또는 그밖 혁신적인 기술이 아마 일을 하는 수 있는 동안, 그밖 중요한 고려사항은 제시될 필요가 있습니다.

가장 중요한 스케일링 한계는 각종 누설 기계장치와 관련되었던 정체되는 전력 흩어지기에 의해 소개될 것으로 예상됩니다. 장치 차원이 긴축하는 때, 문 절연체 및 바디 에 하수구 접속점을 통해서 운반대의 양 터널을 파는 것은 우위하기 위하여 자세를 취합니다; 회로를 비기능이라고 만들기. 이 시점에서는, 전통적인 CMOS 기술은 확률이 높습니다 양자택일 물자 및 잡종 기술 플래트홈을 사냥하 반도체 제조업자를 벽을 명중하기 위하여.

양자택일 플래트홈, 비발한 제작 전략

nanomaterials 연구에 있는 최근 어드밴스는 탄소 nanotubes와 같은 quasi-1D 물자의 비발한 장치 아키텍쳐를 개발하기 위하여 개발을 및 semiconducting nanowires (또는 nanorods) 추진했습니다3,4. 양 이동 현상 때문에, nanomaterial 기지를 둔 장치는 몇몇이 실리콘을 위해 전례가 없는 놀라게 하는 속성을 전시합니다5-7. 역시, 관리 결여 집합, 제작 복잡 및 낮은 처리량은 단 하나 장치에서 기능적인 회로에 전진에 지속적인 도전을 제기합니다. 생의학 공학과 나노 과학 (IBN)의 학회에 우리의 연구의 목적은 이 중요한 도전의 한, 전자 光速 (e 光速) 석판인쇄술과 같은 전통적인 기술에서 가혹하게 손상되는 i.e 제작 처리량을 제시하기 위한 것입니다.8

집중된 이중 光速 (전자빔과 이온살) 시스템이 어떤 전 지수연동든지를 위한 필요 없이 금속과 절연체를 제자리의 예금하거나 모방 저항할 수 있다는 것을 는 사실에 의해 동기를 주어9, 우리는 분리된 생성의 실행가능을 탐구하고, 뿐 아니라 더 높은 처리량 (FIG. 1)를 가진 장치 성분을 통합했습니다. 이중 光速 시스템을 사용하여 트랜지스터 그리고 그밖 회로 요소의 제작이 지금도 연속되는 프로세스이더라도, 저항하 자유로운 것, 기술을 상당히 감소시킵니다 가공 수확량에 차례차례로 기여하는 가공 단계의 수를 직접 씁니다.

숫자 1. 이중 光速 (전자와 이온살) 시스템의 예술적인 대표는 nanoscale 전자 회로의 직접 쓰기에서 관여시켰습니다. 저항하 자유로운 기술은 e 光速 석판인쇄술에서 관련시킨 그것에 비교하여 가공 단계의 수를 극소화합니다.

개별적인 마당 효과 트랜지스터의 제작을 직접 쓰십시오

비발한 전략을 사용하여, 우리는 성공적으로 ZnO 단 하나 크리스탈 nanowires에 소모 최빈값 (D 최빈값)와 증진 최빈값 모두 (E 최빈값) 마당 효과 트랜지스터의 (FETs) 저항하 자유로운 제작을 설명했습니다10. " FETs에 D 최빈값은 또는 "일반적으로 값이 싼 의 전원과 산출 규칙 단계 사이 고전압 투하 그리고 전력 흩어지기에 대하여 관대한 전 규칙 응용을 위해 적절합니다. 다른 한편으로는," FETs 떨어져 E 최빈값은 또는 "일반적으로 현대 무선 장치를 위한 최고 중요성의 인 낮은 떨어져 국가 누설 현재의 이점을 제안합니다.

ZnO 동일한 nanowires에 날조된 D 최빈값 FIG. 2.에서와 E 최빈값 FETs의 배치는 개요로 설명됩니다. 각 nanowire에 근원 (S)와 하수구 (d) 저항 집중된 이온 光速 예금된 Pt 지구 (FIB) (착색되는 회색)에 의해 연락되고, micropatterned Au 전극 및 접합 패드에 연결되었습니다. D 최빈값 FET를 위해, 이루어져 있는 센터에 문 전극 (G)는 Pt를 거짓말 예금하고 nanowire 채널 통신로에서 격리 층 (착색되는 밝은 파란색)로 고립되었습니다. 채널 통신로의 부분적인 소모는 평형 (영 편견) 조건 하에서 관찰되었습니다. 점차적인 부정적인 문 편견의 응용으로, 채널 통신로 현재는 -3.4 볼트의 주위에 문 전압, D 최빈값 FET를 위한 문턱 전압에 줄이고 마지막으로 정지했습니다.

ZnO nanowires에 숫자 2. 날조되는 소모 최빈값 및 증진 최빈값 FETs의 개요 그림

E 최빈값 트랜지스터의 경우에, 그러나, 문 전극은 집중된 전자 光速에 의해 ZnO nanowire에 직접 예금되고 Schottky 문을 단 MESFET를 형성한 백금 (개략도에 있는 갈색 (FEB))로 구성되었습니다. 소모 층 근사는 80-90 nm의 직경을 가진 nanowire가 Schottky를 채널 통신로에 접촉하 Ù 모양 주위 최고 문에 의해 완전히 고갈되어야 한다는 것을 예상합니다. 실제로, 누설 현재 ~10A는-13 영 문 편견에 측정되었습니다. 전송 특성에서, 문턱 전압, 상호 전도력성 (g)의 가치 구부리거든m 온-오프 비율은 1.1 볼트, 55 nS이기 위하여 > 10,6 각각 산출되고.

통합으로 단계

ZnO 분리되고 그러나 동일한 nanowires에 개별적인 E-와 D 최빈값 트랜지스터를 성격을 나타내기 후에, 우리는 단 하나 nanowire에 FETs의 2가지의 논리 변환장치 (FIG. 3)의 기능을 파생하기 위하여 모형을 통합하는 시도를 했습니다. 초등 논리 변환장치는 "짐" 장치를 가진 시리즈에서 액티브한 엇바꾸기 장치, 또는 "운전사"로, 이루어져 있습니다. E 최빈값 트랜지스터는 사용을 위해 D 최빈값 운전사의 사용으로 운전사가 추가 수준 이동 장치가 양립한 논리 회로의 입출력 전압량을 만드 것을 요구하기 때문에 선호됩니다. 반대로, D 최빈값 트랜지스터는 짐으로 소모 짐 변환장치가 (i) 예리한 전압 전송 특성 전환 및 더 나은 (VTC) 잡음 여유를, (II) 단 하나 전력 공급 및 (iii) 더 작은 전반적인 배치 지역 전시하기 때문에 선호됩니다.

숫자 3은 개요로 소모 짐 변환장치의 회로를 묘사합니다. +5의 볼트의 공급 전압을 위해, 논리적인 0" "에 "논리적인 1"에서 전환은 2.1 V. 주변에 국가 생깁니다. 변환장치의 전압 이익은 V의 크기로DD 가는곳마다 신호 수준을 위한 잡음 여유는DD 2.52 볼트 및 1.46 볼트이었는 그러나, 증가하고 대략 29 값을을 위해 V = 10.0 볼트 각각 도달했습니다.

단 하나 nanowire에 숫자 3. 날조되는 DCFL 변환장치의 개요 도표. 백금 전극은 (회색) 집중된 이온살 또는 전자빔 (갈색)를 사용하여 "직접" 쓰여졌습니다. Microfabricated Au 접촉 지도와 접합 패드는 큰 세계와 장치를 조화시키기를 위해 사용되었습니다. Pt 문 전극의 한 아래에 파란 층은 제자리 예금한 산화규소 층을 표시합니다.

끝으로, IBN의 싱글스텝 제작 기술은 nano 가늠자 장치 제작을 위한 시간이 걸리고는 노동집약 석판인쇄술 프로세스를 제거하고, 제작 정확도 및 수확량을 강화합니다. 정밀도와 처리량의 상급 수준으로, 직접 쓰 기술은 미래 nanoelectronic 회로의 급속한 prototyping를 위한 강력한 방법을 제안할 수 있습니다.


참고

1. Intel® Core™ i7-980X 처리기 극단적인 판: http://ark.intel.com/Product.aspx?id=47932
2. http://www.eetimes.com/electronics-news/4087879/SPIE-Intel-to-extend-immersion-to-11-nm; http://www.eetimes.com/electronics-news/4084065/Nvidia-chief-scientist-to-EDA-Give-us-power-tools
3. S.J. Tans, A.R.M. Verschueren 및 C. Dekker "단 하나 탄소 Nanotubes에," 성격 근거를 두는, 실내 온도 트랜지스터 393 (1998년) 49
4. Z. Zhong, D. 왕, Y. Cui, M.W. Bockrath 및 C.M. Lieber, "통합 Nanosystems를 위한 주소 암호해독기로 Nanowire 빗장 소집", 과학, 302 (2003년) 1377년 (2003년)
5. A. Javey, Q. 왕, A. Ural, Y. Li 및 H. Dai. "다단식 무료한 논리와 반지 진동자를 위한 탄소 Nanotube 트랜지스터 소집," Nano 편지, 2 (2002년) 929
6. D. 김, J. Huang, H. Shin, S. Roy 및 W. Choi, "Y-의와 교차된 접속점에 단 하나 벽으로 막힌 탄소 Nanotubes (SWNT)의 이동 현상 및 유도 기계장치," Nano Lett., 6 (2006년) 2821
7. Y. Cui, C.M. Lieber, "실리콘 Nanowire 빌딩 블록을 사용하는," 과학 조립되는, Nanoscale 기능적인 전자 장치 291 (2001년) 851
8. Z. 첸, J. Appenzeller, Y. - M. 린, J. Sippel-Oakley, A.G. Rinzler, J. Tang, S.J. Wind, P.M. Solomon 및 P. Avouris 의 과학, 311 (2006년) 1735년
9. I. Utke, P. Hoffmann, J. Melngailis, "가스 지원된 집중된 전자빔 및 이온살 가공 및 제작," J. Vac. Sci. Technol. B, 26 (2008년) 1197년
10. S. Roy와 Z. Gao는 단 하나 Nanowire에, "Nanoscale 디지털 논리 성분의 제작을," 나노 과학, 21 (2010년) 245306 직접 씁니다

, 저작권 AZoNano.com Somenath Roy (생의학 공학과 나노 과학 (IBN))의 학회 박사

Date Added: Sep 19, 2010 | Updated: Jun 11, 2013

Last Update: 14. June 2013 04:23

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