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NEC は先端 40 nm ASIC デザインのための調子 EDI システムを採用します

Published on January 26, 2010 at 12:58 AM

Cadence Design Systems、 Inc. (NASDAQ: CDNS)、全体的な電子デザイン革新のリーダー、および NEC Electronics Corporation (TSE: 6723 は)、 NEC の電子工学が Cadence® Encounter® デジタルの実施システムを採用し、に成功したこと今日複数の (EDI) CB40L (40 ナノメーターの低い電力) の加工技術を目標とする以上 10 の複雑な ASIC デザイン発表される半導体の解決の一流の提供者、正常に既に録音されて設計します。

20以上 ,000,000 のゲートを利用して、新しい ASICs のスケールは 55 ナノメーターおよび 90 nm 加工技術を目標とする前のデザイン上の 4 時間に (nm) 2 増加しました。 EDI システムの複数の通された処理は、コンパイルおよび統合された DFM の最適化およびタイミングのサイン・オフ分析 netlist にnetlist、大きい ASIC の設計過程を効率化しました。

「調子 EDI システムが私達のリーディングエッジデザイン挑戦に取り組む十分にことができる私達はかなり満足します」、言いました Akira Denda、装置プラットホームの開発部の部長、 NEC の電子工学 ASIC 部の第 1 SoC の経営計画部を。 「」。はエンドツーエンドの、複数の通された解決のてこ入れによる支えるタイムに市場間 EDI システム tapeout に私達を領域効率的なデザイン可能にしました

調子 EDI システムは設定可能で、拡張可能な高性能、高容量、高密度電子デザインのためのスケーラブルデザイン解決です。

ASIC デザインがより大きくなれば、より多くの変数妨害します正しい実施を。 EDI システムそして主要部分は、遭遇のタイミングシステムおよび遭遇 RTL コンパイラーを含んで、良質のケイ素に終って同等化に再び予測可能性を、持って来るために結合します。 同時に、送受反転時間の少し増加と渡されるために 20 の百万ゲートデザインに可能になる総合システムの多重プロセシングの機能。 さらに、エンジニアは重要な力の節約を実現し、高度の低い電力デザインおよび最適化技法によって機能拡張をもたらすことができます。

EDI システムはまたデザイン流れの初期のデザインのため製造業および可変性の効果 (DFM) (石版印刷、 CMP、上昇温暖気流およびプロセス変化) をアドレス指定するために完全な、一貫した、収斂流れを提供します。 広範囲防止分析修理流れのモデルベースの DFM そして統計的な技術の統合によって、調子の解決は巨大なデザインを扱うことができ、従来の DFM 閉鎖の解決上の重要な生産性の利得を提供します。

「調子 EDI システムかなり改善された生産性を提供し、タイムに市場は、コストを削減している間高度の半導体デザインとの準を危険にさらし」、は先生を調子の実施の研究開発の上席副社長言いましたキー Ping Hsu。 「EDI システムは NEC の電子工学テープを単一、低電力、領域効率的な装置で 20,000,000 のゲート上のの非常に複雑な統合を含む 40 nm ASIC デザイン可能にしました。 私達は既に並べられます速い、予想できるデザイン収束に達するために高度ノード機能の EDI システムを使用して NEC の電子工学の追加高度ノードデザインを、実行するように」。

Last Update: 13. January 2012 05:04

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