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ARM und Cadence arbeiten zusammen, um New Generation of Physical IP für IBM 45nm SOI-Prozess aktivieren

Published on July 27, 2009 at 8:43 AM

Cadence Design Systems, Inc. (NASDAQ: CDNS) , führender Anbieter von globalen elektronischen Design-Innovation, gab heute bekannt, dass sie eine neue Generation von ASIC-Bibliotheken von ARM mit dem Cadence ® Encounter ® validiert Digital Implementation System Targeting IBMs 45-Nanometer-Silizium- on-Insulator (SOI) Herstellungsprozess. Die Entwicklung ist ein weiterer Meilenstein in einer mehrjährigen Zusammenarbeit ermöglicht eine effiziente Nutzung der IBM-Low-Power, High-Performance-SOI-Technologie für Designs der nächsten Generation.

"Unsere Zusammenarbeit mit Cadence über die frühzeitige Validierung ihrer Werkzeuge entwerfen Bereitschaft für die Kunden von 45nm SOI IBM-Technologie zu gewährleisten. Kollektiv, ARM, Cadence und IBM eine zuverlässige Design-Plattform bieten, wo Geschwindigkeit, Funktionalität und geringen Stromverbrauch benötigt werden", sagte Tom Lantzsch, Vice President, physikalische IP Division von ARM. "Diese neuen Silizium-validierte 45nm SOI-Bibliotheken ermöglichen die Erstellung von energieeffizienten SOCs, bei gleichzeitiger Reduzierung von Entwicklungszeit und Kosten."

Die ARM 45nm SOI-Bibliotheken entwickelt wurden, mit dem Cadence Virtuoso ® Custom Design-Plattform 6.1 und validiert, mehrere Designs in der Cadence Encounter Digital Implementation System, ein komplettes RTL-to-GDSII-Design-Umgebung, die Si2 Common Power Format (CPF)-Funktionen für niedrige Power-Design, native signoff-in-the-Loop für Interconnect-Extraktion, Timing, Kraft und Signalintegrität sowie voll integrierte Cadence Design-for-Manufacturing (DFM)-Technologie. Die gesamte Cadence End-to-End-Design, Implementierung und Verifikation Lösung ist nachweislich unterstützen uneingeschränkt die SOI Fertigungsprozess.

"Die Zusammenarbeit zwischen Cadence, ARM und IBM ist entscheidend für Designer Targeting unserer SOI-Technologie", sagte Richard Busch, Director, IBM ASIC Produkte. "Es ist unerlässlich, dass diese Bibliotheken ausgelegt sind, überprüft und in enger Korrelation zu unserer SOI-Prozess so Designern die Vorteile der höheren Leistung und einen geringeren Stromverbrauch im Vergleich zu Bulk-CMOS-Technologien erreichen können."

"Wir freuen uns auf eine wichtige Rolle bei dieser Zusammenarbeit spielen erweiterte SOI-ready-Lösungen, die Design-Community zu liefern in einer Zeit, die Fähigkeit, Leistung und Anforderungen entsprechen eine wachsende Besorgnis", sagte Dr. Chi-Ping Hsu, Senior Vice President für Forschung und Entwicklung für die Umsetzung Gruppe bei Cadence. "Als Branchenführer in Fahrt fortschrittliche Low-Power-Lösungen, ermöglicht die Zusammenarbeit mit anderen Staats-und Regierungschefs in der SOI-Konsortium eine schnelle Bereitstellung von umfassenden High-Performance und energieeffiziente Prozesstechnologien mit Industrie-Standard Design-Methoden integriert."

Last Update: 4. October 2011 16:09

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