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SMIC Adopte des Solutions de Cadence Pour Prévoir le Stress et la Variabilité Lithographique sur la Performance de 65 45 de Semi-conducteur de nanomètre Designs - et

Published on October 19, 2009 at 4:18 AM

Cadence Design Systems, Inc. (NASDAQ : CDNS), l'amorce dans l'innovation électronique globale de design, aujourd'hui annoncée ce Semiconductor Manufacturing International Corporation (« SMIC » ; NYSE : SMI et SEHK : 0981.HK) a adopté la Cadence (R) l'Analyseur Matériel de Litho et l'Analyseur Électrique de Litho de Cadence à prévoient plus exactement l'incidence du stress et la variabilité lithographique sur la performance de 65 45 de semi-conducteur de nanomètre designs - et. L'Analyseur Électrique de Litho de Cadence -- la première solution électrique du DFM de l'entreprise de semiconducteurs dans la production à de principales compagnies de semi-conducteur de 90 nanomètres à 40 nanomètres -- combiné avec l'Analyseur Matériel de Litho de Cadence pour produire un flux qui a exactement prévu le dernier silicium donne droit.

Précédemment, le comportement électrique de différentes cellules et des bibliothèques pourraient pré-être caractérisés dans un contexte unique qui pourrait être chronique appliqué à un design donné basé sur la technologie de la transformation visée. À 65 nanomètres et ci-dessous, chaque emplacement d'une cellule produit son propre ensemble de variabilités matérielles et électriques relativement à ses cellules ou environs voisins. Cette « variabilité dépendante de contexte » apparaît comme problème critique, qui peut faire défaillir la puce. Rencontre de Cadence (R) le Système du Système de Mise En Place de Digitals (EDI) intègre sans faille l'Analyseur Matériel de Litho et l'Analyseur Électrique de Litho pour la fin de connexion matérielle et électrique contexte-dépendante rigoureuse des cellules avant la mise en place intégrale de puce. Les puissances de levier de flux modélisent le design matériel et électrique basé pour que les technologies manufacturières (DFM) améliorent la qualité et la fiabilité des bibliothèques de cellules normales, des noyaux (IP) de propriété intellectuelle, et de la pleine puce pour augmenter le rendement de fabrication dans de pleines puces.

« La nécessité pour adresser la variation matérielle et électrique à 65 et 45 nanomètres exige un élan holistique que les débuts à la cellule nivellent et considèrent le contexte entier du design, » a dit Liu, VP Maximum de Centre de Services D'esthétique Industrielle de SMIC. « Avec la Cadence DFM circulez, nous pourrions analyser la cellule et la variabilité d'IP et exactement modéliser leur performance en silicium réel. En caractérisant et en réduisant la variabilité, nos abonnées pourront réduire la garde-bande et produire un silicium plus de haute qualité. La solution active également l'évolutivité proche-linéaire, qui est nécessaire pour un flux électrique de vérification de la plein-puce DFM. »

La Cadence a développé une de la prévention du côté DFM du design la plus complète de l'industrie, de l'analyse, et des méthodologies d'approbation, y compris des optimisations de design-côté avec le Système de Mise En Place de Digitals de Rencontre. Elle également est utilisée pour la modélisation de variabilité de 32 28 de nanomètre bibliothèques - et. « Rapide, la modélisation contexte-dépendante précise de variabilité des cellules pour des effets de lithographie et de stress est principale à mettre en application de production-dignes designs à 65 nanomètres et ci-dessous, » a dit M. Chi-CINGLEMENT Hsu, vice-président principal de recherche et développement pour le Groupe de Mise En Place à la Cadence. La « Nombreuse première réussite de silicium a déjà prouvé la valeur des outils d'analyse de DFM pour des designs à fort débit de semi-conducteur. »

Last Update: 13. January 2012 14:40

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