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SMIC 65의 성능에 대한 스트레스와 리소그래피 변화를 예측하기 위해 케이던스 솔루션을 채택 - 45 - nm의 반도체 설계

Published on October 19, 2009 at 4:18 AM

: 케이던스 디자인 시스템즈 (NASDAQ CDNS), 글로벌 전자 설계 혁신의 선두 주자는 오늘 발표했다 , 반도체 제조 인터내셔널 주식 회사 (: : SMI 및 SEHK 0981.HK NYSE "SMIC는") 케이던스 (R) 석판은 물리적 채택 그리고 45 나노미터 반도체 설계 -보다 정확하게 65의 성능에 대한 스트레스와 리소그래피 다양성의 영향을 예측하는 분석기와 케이던스 리소 전기 분석기. 케이던스 리소 전기 분석기 - 90 나노미터 40 나노미터에 이르는 반도체 회사에서 생산 반도체 업계 최초의 전기 DFM 솔루션 - 정확하게 최종 실리콘 결과를 예측 흐름을 만들 수 케이던스 리소 체육 분석기와 함께.

이전에는 개별 전지 및 도서관의 전기적 동작이 일관 대상 프로세스 기술을 기반으로 특정 디자인에 적용할 수있는 하나의 맥락에서 미리 특성화 수 있습니다. 아래의 65 나노미터과에서 세포의 각 배치는 주변 세포 또는 환경에 상대적으로 물리적 및 전기 variabilities 자체의 집합을 만듭니다. 이 "문맥 의존 변화는"칩가 실패할 수 있습니다 중요한 문제로 대두되고 있습니다. 시스템 전체 칩 구현하기 전에 세포의 엄격한 문맥에 의존 물리적 및 전기 signoff에 대한 리소 체육 분석기 및 리소 전기 분석기를 모두 원활하게 통합 만남 (R) 디지털 구현 시스템 (EDI)을 케이던스. 흐름은 표준 셀 라이브러리, 지적 재산권 (IP) 코어 및 전체 칩을 제조 수율을 증가 전체 칩의 품질과 신뢰성을 향상시키기 위해 제조 (DFM) 기술을위한 모델 기반의 물리적, 전기적 설계를 활용합니다.

"65 45 나노미터의 물리적, 전기적 변화를 해결하기위한 필요성은 세포 수준에서 시작되고 디자인의 전체 문맥을 고려 포괄적 접근이 필요"맥스 리우, SMIC 디자인 서비스 센터의 부사장 말했다. "케이던스 DFM 흐름으로, 우리는 셀 및 IP 다양성을 분석하고 정확하게 실제 실리콘 자신의 성능을 모델 수 있습니다. 특성화하고 다양성을 감소함으로써, 고객이 지키고 - banding을 줄이기 위해 높은 품질의 실리콘을 생산할 수있을 것입니다. 솔루션은 또한 전체 칩 전기 DFM 검증 흐름에 필요한 거의 선형 확장성을 수 있습니다. "

케이던스는 업계에서 가장 완벽한 디자인 측면 DFM 방지, 분석 및 만남 디지털 구현 시스템과 디자인 측면 최적화를 포함한 signoff 방법론 중 하나를 개발했습니다. 그리고 28 나노미터 라이브러리 - 또한 다양성의 32 모델링에 사용되고 있습니다. "빠르고 정확한 문맥에 의존 리소그래피 및 스트레스 효과를 모두 세포의 다양성 모델링 아래 65 나노미터의 생산 가치 디자인을 구현하고 핵심이다"박사 치 - 핑 수의, 구현 연구 및 개발 담당 수석 부사장은 말했다 케이던스에서 그룹. "수많은 첫번째 실리콘 성공은 이미 대용량 반도체 설계를위한 DFM 분석 도구의 가치를 입증했습니다."

Last Update: 21. October 2011 19:13

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