Synopsys Pone En Marcha la Solución de la Prueba de la Memoria para los Diseños de 20-Nanometer SoC

Published on November 7, 2012 at 4:30 AM

Synopsys, Inc. (Nasdaq: SNPS), global arranque de cinta proporcionando software, el IP y los servicios utilizados para acelerar la innovación en virutas y sistemas electrónicos, anunció hoy un nuevo desbloquear de su Memoria System® de la ESTRELLA de DesignWare®, de una prueba pre- y del poste-silicio automatizada de la memoria, ponen a punto, diagnóstico y la solución de la reparación que permite a proyectistas mejorar la calidad de resultados (QoR), reducir tiempo del diseño, una prueba más inferior cuesta y optimiza el rendimiento de la fabricación.

El último desbloquear, apuntando diseños de 20 nanómetro y FinFET-haber basado, incluye una nueva configuración activando la puesta en vigor jerárquica y la validación del SoC grande diseña contener millares de memorias embutidas, que pueden disminuir el tiempo requerido para ejecutar pruebas mientras que también reducen área cerca tanto como el 30 por ciento. Además, el nuevo desbloquear dirige eficientemente la prueba y la reparación para los nuevos defectos de la memoria considerados en 20 procesos del nanómetro y abajo por ejemplo averías de proceso de la variación y averías resistentes.

“Con las memorias embutidas que ocupan el casi 50 por ciento de un SoC, tener una solución completa de la prueba de la memoria con autoexamen incorporado y la reparación es crítico a lograr el rendimiento óptimo, mientras que baja costos totales,” dijo a Eric Esteve, Analista del IP en IPNest. La “introducción de Synopsys de su generación siguiente del Sistema de Memoria de la ESTRELLA de DesignWare mejora importante la capacidad de los proyectistas de detectar defectos específicos de la memoria y los mecanismos de incidente que son frecuentes en diseños en 20 nanómetros y abajo.”

La nueva configuración en el Sistema de Memoria de la ESTRELLA proporciona a registro de dirección de la memoria avanzado y los antecedentes programables de la memoria modelan necesario para crear los algoritmos optimizados de la prueba para detectar las averías no sólo estáticas y dinámicas, pero también tramitan la variación y las averías resistentes, que son más probables ocurrir en los nodos de la tecnología de 20 nanómetro y abajo. La nueva versión también optimiza la lógica de la generación de la prueba salvando solamente los elementos de prueba únicos, proporcionando a ahorros importantes del área.

El Sistema de Memoria de la ESTRELLA permite la generación y la verificación jerárquicas del IP de la prueba y de la reparación dentro del SoC mientras que mantiene la jerarquía original del diseño. Esto puede acelerar diseño y tiempo de la verificación mientras que permite la reutilización de los apremios de diseño de existencia y de los ficheros de configuración, reduciendo el tiempo total del diseño del SoC. La combinación de estas nuevas características reduce la prueba y la área de reparaciones totales por el hasta 30 por ciento comparado al producto anterior de la generación, mientras que activa un cierre más rápido del diseño. Estas capacidades pueden también reducir el tiempo requerido para el silicio traen-hacia arriba y el análisis de defecto para la optimización del rendimiento, permitiendo a la rampa a la producción de volumen ocurrir en semanas bastante que meses.

La solución permite la prueba de la en-velocidad y la reparación de las memorias de alto rendimiento del procesador usando un omnibus preconfigurado de la prueba, que proporciona al acceso a las memorias dentro de la base en modo de prueba. El sistema utiliza este omnibus para probar memorias y agrega lógica de la prueba y de la reparación de la memoria fuera de la base del IP para evitar cualquier impacto en funcionamiento de la base del procesador. Diseñado para el uso con las memorias reparables e irreparables para cualquier nodo de la fundición o del proceso, el Sistema de Memoria de la ESTRELLA provee de la integración las Memorias Embutidas DesignWare de Synopsys endureciendo la lógica sincronización-crítica de la prueba y de la reparación dentro de las memorias, funcionamiento que mejora adicional, potencia y área así como calidad de la prueba.

Conjuntamente con la cartera completa de Synopsys de las soluciones síntesis-basadas de la prueba incluyendo TetraMAX® ATPG y la compresión de DFTMAX™, el IP de DesignWare SerDes con de autoprueba incorporado y Rinde la herramienta de Explorer® para el análisis del rendimiento, el Sistema de Memoria de la ESTRELLA proporciona a una habitación completa de la solución de la prueba para resolver rápidamente metas totales del costo y de la calidad de la prueba.

“Para 20 diseños del SoC del nanómetro, ejecución robusta, el IP área-eficiente de la prueba de la memoria y de la reparación es crítico al rendimiento de manejo de la fabricación,” dijo a Juan Koeter, vicepresidente del márketing para el IP y sistemas en Synopsys. “El último desbloquear del Sistema de Memoria de la ESTRELLA no sólo mejora cubrimiento y la reparación de la avería, pero hace tan mientras que reduce área del silicio por casi un tercer, permitiendo a las personas de la ingeniería conseguir sus 20 diseños del nanómetro para comercializar más rápidamente con costos de fabricación más inferiores.”

Fuente: http://www.synopsys.com/

Last Update: 7. November 2012 05:48

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