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Posted in | Nanoelectronics

SEMATECH Rapporti Progressioni in Wafer-to-wafer Allineamento Bonding

Published on June 11, 2010 at 1:54 AM

I ricercatori del programma di interconnessione 3D SEMATECH con sede presso il College of Nanoscale Science and Engineering (CNSE) Albany NanoTech Complex hanno segnalato progressi nella precisione di incollaggio wafer-to-wafer allineamento attraverso una serie di tool e di miglioramenti di processo di indurimento.

Allo stesso tempo, la squadra ha esplorato SEMATECH unico metrologia 3D e tecniche di analisi dei guasti per completare strumento di sviluppo di incollaggio. Questi risultati sono passi fondamentali verso il superamento elevati volumi di lacune prontezza di produzione di una piattaforma integrata strumento di legame e di sviluppare tecniche di metrologia che contribuirà ad accelerare l'adozione della tecnologia di integrazione 3D. SEMATECH ha presentato i risultati alla conferenza IEEE 2010 La tecnologia di interconnessione internazionale (IITC) il Mercoledì, 9 giugno a Burlingame, CA.

Wafer-to-wafer (WTW) allineamento e l'incollaggio sono fondamentali le fasi del processo abilitante per l'interconnessione 3D di wafer attraverso accatastamento. L'International Technology Roadmap for Semiconductors (ITRS) tabella di marcia ad alta densità, livello intermedio, through-silicon-vias con incollaggio WTW specifica attraverso diametri da 0,8 a 1.5ìm nel 2012 e oltre. Precisione legame messaggio sovrapposizione di 0,5 a 1.0ìm è necessario per questi dispositivi.

SEMATECH ricercatori di interconnessione 3D hanno dimostrato una precisione di allineamento submicron per il rame a rame (Cu-Cu) termo-compressione obbligazioni e una varietà di silicio al silicio e ossido-to-ossido di titoli di fusione, senza sacrificare l'uniformità di legame e la forza di legame, utilizzando uno WTW integrato 300 millimetri di pre-processing, allineamento e strumento di legame. Inoltre, per migliorare il controllo di processo, sviluppo metrologia relative su difettività legame interfaccia e metrologia sovrapposizione sono stati segnalati. SEMATECH ultimi risultati sono promettenti indicazioni della fattibilità di incontrare il legame WTW tabella di marcia come indicato nella ITRS.

"Attraverso la ricerca in collaborazione, il nostro obiettivo è quello di sviluppare e caratterizzare nuovi approcci alla realizzazione 3D", ha detto Sitaram Arkalgud, direttore del Programma di interconnessione 3D SEMATECH. "Questi risultati all'avanguardia, che hanno un impatto diretto sui costi di produzione, prova di leadership SEMATECH e tecniche innovative che aprono la strada per l'integrazione 3D a basso costo IC."

Con la crescente domanda di chip più piccoli, più funzionale e basso consumo di energia, l'architettura 3D sta emergendo come una soluzione leader per meeting all'avanguardia requisiti dispositivo consumatore. Programma 3D SEMATECH è stato stabilito a CNSE di Albany NanoTech Complex per fornire robuste attrezzature 300 mm e soluzioni tecnologiche di processo per alto volume through-silicon-via (TSV) di produzione. Per accelerare i progressi nella realizzazione del potenziale 3D come tecnologia fabbricabili e conveniente per la memoria e produttori CMOS, gli ingegneri del programma hanno lavorato in collaborazione con produttori di chip, fornitori di apparecchiature e materiali, assemblaggio e società di servizi di imballaggio provenienti da tutto il mondo sulle sfide sviluppo precoce, tra cui costo di modellazione, opzione restringimento della tecnologia e lo sviluppo tecnologico e di benchmarking.

Fonte: http://www.sematech.org/

Last Update: 10. October 2011 01:57

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