Site Sponsors
  • Strem Chemicals - Nanomaterials for R&D
  • Park Systems - Manufacturer of a complete range of AFM solutions
  • Oxford Instruments Nanoanalysis - X-Max Large Area Analytical EDS SDD
Posted in | Nanoelectronics

Los Investigadores Internacionales Discuten las Estrategias para 16 nanómetro y Más Allá de Tecnologías De Proceso

Published on October 14, 2010 at 5:32 AM

Participantes en el 7mo Simposio Internacional Anual reciente sobre las estrategias discutidas Tecnología Avanzada de la Pila de la Entrada para ejecutar las tecnologías avanzadas de la lógica y de memoria para el nodo de sub-16 nanómetro y más allá de tecnologías de proceso.

El Simposio, recibido por SEMATECH, extrajo más de 100 investigadores internacionales de la industria y de la academia que compartieron descubrimientos recientes y las nuevas estrategias contorneadas de la pila de la entrada para la generación de la tecnología de 16 nanómetro y más allá.

“Estamos muy contentos con la participación global en la conferencia, y con el resultado - en la exploración de las soluciones para las pilas funcionales para los dispositivos futuros,” dijo los Kirsch de Paul, el director de SEMATECH de los procesos de la parte frontal. “El éxito Del Simposio se puede atribuir a la anchura y a la profundidad de sus participantes y de sus conclusión de la investigación. SEMATECH continuará trabajar colaborativo con la industria en ediciones fundamentales en ampliar tecnologías de la lógica y de memoria del CMOS.”

Las tecnologías revestidas eran pilas altas-k/del metal de la entrada para el Silicio (Si), el Germanio del Silicio (SiGe), los MOSFETs del alto rendimiento de III-V, el metal/las pilas altas-k/del metal para la memoria del cambio de la resistencia, memoria Flash, y la memoria del cambio de fase.

Las observaciones Dominantes incluyen:

  • El Progreso se está haciendo en GE y los dispositivos materiales del canal alternativo de III-V, aunque hubiera acuse de recibo general entre asistentes del Simposio que esta área requerirá más esfuerzo y más recursos de demostrar soluciones manufacturable.
  • Los Diversos presentadores dirigieron los retos funcionales de la pila para la lógica y la memoria centradas en la alta-k entrada del metal para Si, SiGe tan bien como preocupaciones por los MOSFETs del alto rendimiento de III-V.
  • El Consenso de los participantes es aunque haya muchos obstáculos a vencer, el empilar vertical parece el camino más prometedor para el escalamiento continuado.
  • Para compensar el mecanismo de frenado de la velocidad de visualización en pantella en la graduación a escala y lograr materiales de la confiabilidad de la uniformidad y del direccionamiento más nuevos, más innovadores, y mecanismos de la transferencia de memorias no volátiles necesitan ser investigados más lejos.

Otras conclusión divulgadas en el Simposio:

  • Los presentadores Principales, de la Tecnología de Intel y Grupo y Macronix de Fabricación proporcionaron a una reseña completa de las opciones de la graduación a escala del transistor más allá del nodo de 15 nanómetro y a los retos de memorias no volátiles incluyendo la entrada que conectaba para los dispositivos planares y no planares.
  • Las ediciones Altas-k/del metal de la entrada del proceso fueron discutidas por SONY, Toshiba, IBM y GLOBALFOUNDRIES, destacando publica con la graduación a escala de la pila.
  • Andrew Kummel de la Universidad de California, San Diego discutió las simulaciones densidad-funcionales (DFT) de la teoría sugiriendo caminos prácticos para mejorar la calidad de altos-k óxidos en GE e interfaces de III-V.
  • En el área del revelado emergente de la memoria, la memoria del cambio de la resistencia se considera ser uno de los candidatos más prometedores a la generación siguiente de memoria. Los Diversos materiales, dispositivos del selector y configuraciones fueron mostrados. Las configuraciones de la barra Cruzada fueron discutidas para la memoria futura.
  • El progreso impresionante en cuanto a la Transferencia de la Torque de la Barrena (STTRAM) fue discutido por Grandis, Everspin y la Universidad de Virginia.
  • Varias presentaciones exploraron los nuevos o alternativos materiales y configuraciones más allá de los dispositivos del CMOS para 2020, incluyendo los dispositivos de la barrena del electrón, el graphene, y los transistores del nanowire. Profesor Kang Wang de la Universidad de California en Los Ángeles señaló que la inyección eficiente de la barrena en GE fue observada usando el óxido de magnesio (MgO) y que se está optimizando para la torque de la transferencia de la barrena.

El Simposio Internacional sobre Tecnología Avanzada de la Pila de la Entrada es parte de la Serie del Conocimiento de SEMATECH, un conjunto de público, reuniones único-enfocadas de la industria diseñadas para aumentar conocimiento global en los ámbitos fundamentales del R&D. del semiconductor.

Fuente: http://www.sematech.org/

Last Update: 12. January 2012 19:42

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit