Posted in | Nanoelectronics

SEMATECH מהנדסים כדי להדגיש מתקדם Nanowire FETs ב IEDM אירוע

Published on November 9, 2010 at 4:12 AM

פריצות דרך במחקר גילוי, מהנדסים מתהליכים החזית של SEMATECH End (FEP) התוכנית תציג מאמרים טכניים בכינוס השנתי 56 IEEE International Electron Devices (IEDM) 6-8 בדצמבר 2010, במלון הילטון בסן פרנסיסקו, קליפורניה.

מומחים SEMATECH ידווח על התנגדות RAM (RRAM) טכנולוגיות זיכרון, מתקדמים Fin ו nanowire FETs עבור scaled התקני CMOS, ניידות גבוהה III-V חומרים הערוץ על פרוסות סיליקון של 200 מ"מ זרימת MOSFET תקן התעשייה, כוח בעתיד Ultra-Low מנהור מכשירים FET - הדגשת פריצות דרך משמעותיות כי לענות על הצורך הגובר ביצועים גבוהים יותר מכשירי חשמל נמוכה.

בנוסף, SEMATECH תארח מוזמנים של טרום כנס סדנאות ב -5 בדצמבר. הסדנאות יתמקדו פערים טכניים המשפיעים על ייצור המבטיחים טכנולוגיות זיכרון המתעוררים III-V ערוצים סיליקון. בחסות משותפת של טוקיו אלקטרון ו AIXTRON, סדנאות אלה יכלול מומחים מהתעשייה והאקדמיה מתלבט האתגרים וההזדמנויות באזורים אלה בסדרה של מצגות פאנלים.

במהלך הכנס IEDM, FEP של SEMATECH מומחים תציג תוצאות המחקר בישיבות הבאות:

  • מושב 6, יום שני, דצמבר 6 בשעה 2: עצמית מיושר III-V MOSFETs Heterointegrated על מצע Si 200 מ"מ באמצעות תזרים תקן התעשייה תהליך - מדגימה, בפעם הראשונה, כי III-V התקנים על סיליקון יכול להיות מעובד בתור טייס סיליקון עם זיהום אחידות מבוקר, ואת התשואה תוך הפגנת ביצועי המכשיר טובים.
  • מושב 16, יום שלישי, 7 דצמבר בשעה 09:05: פרוספקט של תיעול טרנזיסטור ירוק 0.1V CMOS - חוקר טרנזיסטורים ירוק מנהור עבור מתח נמוך התקני CMOS VLSI ומעגלים. נתונים סטטיסטיים מראים כי מאפייני sub-60mV/decade הוכחו בבירור על 8 פרוסות אינץ'. עבודה זו היא שיתוף הפעולה המתמשך עם פרופ 'Chenming הו ועמיתיו באוניברסיטת קליפורניה בברקלי. התוצאות של העבודה השיתופית יוצגו על ידי פרופ 'הו.
  • מושב 19, יום שלישי, 7 דצמבר בשעה 04:25: Metal Oxide RRAM החלפת מנגנון בהתבסס על מאפייני נימה ואטימה מיקרוסקופיים - דיווחים על נימה ביקורתית תכונות מוליך השליטה פעולות RRAM. תהליך גיבוש נמצא להגדיר את הצורה נימה, אשר קובע את פרופיל הטמפרטורה, וכתוצאה מכך, מיתוג מאפיינים.
  • מושב 26, יום רביעי, 8 דצמבר בשעה 09:55: צור הפחתת ההתנגדות FinFET מקור / מסננים שימוש דיפול דיאלקטרי מיתנה מכשול שוטקי כוונון גובה - מראה, בפעם הראשונה, ההתנגדות קשר באמצעות הפחתה דיאלקטרי דיפול מיתנה כוונון גובה שוטקי מחסום על מקור FinFET. טכניקה זו היא מאוד מבטיח עבור מכשירים חדשים, חומרי ערוץ חלופי, ותת 22nm CMOSFETs, שבו גובה מחסום שוטקי גבוה יותר וכתוצאה מכך ההתנגדות קשר טפילי מחסומים משמעותיים עבור דרוג.
  • מושב 34, יום רביעי, 8 דצמבר בשעה 2: SiGe מתוח FinFETs Si עבור Logic ביצועים גבוהים עם סטאק SiGe / סי על SOI - דיווחים על תוכנית ערוץ כפול עבור FinFETs ניידות גבוהה CMOS.

הכנס IEDM שואבת לקהל בינלאומי של אנשי מקצוע בענף למחקר אינטנסיבי של תכנון, ייצור, פיזיקה, ועיצוב של מוליכים למחצה והתקנים אלקטרוניים אחרים. הזרקורים בכנס של מדענים מובילים לעבוד המובילים בעולם האלקטרוניקה ומהנדסים, הוא אחד בפורומים רבים בתעשייה SEMATECH משתמש לשתף פעולה עם מדענים ומהנדסים מתאגידים, אוניברסיטאות ומוסדות מחקר אחרים, שרבים מהם שותפים למחקר.

מקור: http://www.sematech.org/

Last Update: 6. October 2011 06:54

Tell Us What You Think

Do you have a review, update or anything you would like to add to this news story?

Leave your feedback
Submit