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Posted in | Nanoelectronics

SEMATECH 엔지니어 IEDM 행사에서 고급 Nanowire FETs를 강조하기 위해

Published on November 9, 2010 at 4:12 AM

공개 연구 획기적인, SEMATECH의 프런트 엔드 프로세스 (FEP)의 엔지니어들은 프로그램은 샌프란 시스코의 힐튼, CA에서 12 월 6-8, 2010 56번째 연례 IEEE 국제 전자 소자 회의 (IEDM)에서 기술적인 논문을 제시합니다.

SEMATECH 전문가 환산 CMOS 디바이스, 업계 표준 MOSFET의 흐름에 200mm 실리콘 웨이퍼에서 높은 이동성 III - V 채널 자료 및 FET 장치를 터널링 미래의 초저 전력에 대한 저항 RAM (RRAM) 메모리 기술, 고급 핀 및 nanowire FETs에보고합니다 - 높은 성능과 낮은 전력 장치에 대한 증가하는 요구를 충족 중요한 돌파구를 강조.

또한, SEMATECH 12 월 5 일 초대 사전 회의 워크숍을 개최합니다. 워크샵 유망 신흥 메모리 기술과 실리콘의 III - V 채널에 영향을 미치는 기술 및 제조 격차에 초점을 맞출 것이다. 도쿄 일렉트론과 Aixtron 공동 후원하는이 워크샵은 산업 프레 젠 테이션 및 패널 토론의 일련의이 분야에서 도전과 기회를 논쟁 학계의 전문가 기능 것입니다.

IEDM 회의 동안, SEMATECH 's FEP 전문가는 다음과 같은 세션에서 연구 결과를 제공합니다 :

  • 세션 6 일 월요일 오후 2시 12월 6일 : 업계 표준의 프로세스 흐름을 사용하여 200mm시 기판에 Heterointegrated 자체 정렬 III - V의 MOSFETS이 - 실리콘의 III - V 장치가 처리할 수 즉, 처음으로 보여줍니다 제어 오염, 균일 성과 수율 좋은 장치의 성능을 시연하는 동안 실리콘 파일럿 라인 인치
  • 세션 16 일 화요일 오전 9시 5분에서 12월 7일 : 0.1V CMOS를위한 그린 트랜지스터 터널링의 전망 - 저전압 CMOS VLSI 장치 및 회로에 대한 터널링 녹색 트랜지스터를 조사. 통계 데이터 sub-60mV/decade 특성이 분명하게 8 인치 웨이퍼를 보여주는 것으로 표시됩니다. 이 작품은 캘리포니아 대학 버클리 교수 Chenming 후진타오와 그의 동료와 지속적인 협력이다. 공동 작업의 결과는 교수 후로 표시됩니다.
  • 세션 19, 화요일, 4시 25분의시 12월 7일 : 금속 산화물 RRAM은 전도성 필라멘트 미세 속성을 바탕으로 원리 스위칭 - RRAM 작업을 제어하는 중요한 전도성 필라멘트 기능에 대한 리포트를. 형성 과정은 특성을 스위칭, 따라서 온도 프로파일을 결정하고 필라멘트 모양을 정의하는 발견된다.
  • 세션 26 일 수요일 오전 9시 55분에서 12월 8일가 : 소스 FinFET / 유전체 쌍극자 완화 쇼트키 배리어 높이 조정 사용 드레인에 저항 감소 연락처 - 처음 쇼를, 쌍극자 유전체를 사용하여 접촉 저항 감소는 쇼트키 장벽 높이 조정을 완화 FinFET 소스. 이 기술은 쇼트키 장벽의 높이와 높은 기생 접촉 저항을 결과가 스케일링을위한 중요한 장벽 아르 신흥 장치, 대체 채널 자료 및 서브 22nm CMOSFETs, 매우 유망합니다.
  • 세션 34, 수요일, 오후 2시 12월 8일 : SOI에 SiGe /시 스택과 함께 고성능 로직에 대한 긴장 SiGe와시의 FinFETs - 높은 이동성의 CMOS FinFETs를위한 듀얼 채널 제도에 대한 보고서.

IEDM 회의는 집중 디자인 탐험, 제조, 물리학, 그리고 반도체 및 기타 전자 장치의 모델링을위한 업계 전문가의 국제적인 청중을 그립니다. 회의 스포트 라이트는 세계 최고의 전자 과학자와 엔지니어 작업을 주도하고, 그것은 SEMATECH 연구 파트너 많은 누구의 과학자와 엔지니어 기업에서, 대학 및 기타 연구 기관과 협력하는 데 사용하는 많은 산업 포럼 중 하나입니다.

출처 : http://www.sematech.org/

Last Update: 5. October 2011 14:55

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